半导体元件的制作方法

1.本发明涉及一种半导体元件，尤其是涉及一种利用掺杂区重叠栅极结构主分支以及次分支的半导体元件。


背景技术：

2.在现有半导体产业中，浮置基体(floating body)硅覆绝缘(silicon-on-insulator,soi)晶体管通常因热载流子(hot carriers)的累积而造成晶体管本身基体区域的电荷提升并限制晶体管的操作电压及功率。相较于浮置基体soi晶体管具有上述缺点，具有基体连接的soi晶体管在电压以及功率操作上已被广泛发现具有更佳的延展性。
3.然而，现今具有基体连结的soi晶体管通常在基体的布局设计上占据过多面积，除了造成元件效果不佳外又容易造成浮体效应或扭结效应(kink effect)，而浮体效应又会导致阈值电压的浮动、存储效应、迟滞效应等一系列问题。因此如何改良现今soi晶体管以解决上述问题即为现今一重要课题。


技术实现要素：

4.本发明一实施例揭露一种半导体元件，其主要包含一栅极结构设于基底上，其中栅极结构包含一主分支沿着第一方向延伸于基底上以及一次分支沿着第二方向延伸于该主分支旁。半导体元件另包含第一掺杂区依据上视角度重叠该主分支以及该次分支以及第二掺杂区重叠该第一掺杂区。
5.本发明另一实施例揭露一种半导体元件，其主要包含一栅极结构设于基底上，其中栅极结构包含一主分支沿着第一方向延伸于基底上以及一次分支沿着第二方向延伸于该主分支旁。半导体元件另包含第一掺杂区依据上视角度重叠该次分支以及第二掺杂区重叠该第一掺杂区，其中第一掺杂区的第一边缘沿着第二方向切齐次分支的第一边缘。
附图说明
6.图1为本发明一实施例的一半导体元件的结构示意图；
7.图2为本发明一实施例的一半导体元件的结构示意图；
8.图3为本发明一实施例的一半导体元件的结构示意图；
9.图4为本发明一实施例的一半导体元件的结构示意图；
10.图5为本发明一实施例的一半导体元件的结构示意图；
11.图6为本发明一实施例的一半导体元件的结构示意图；
12.图7为本发明一实施例的一半导体元件的结构示意图；
13.图8为本发明一实施例的一半导体元件的结构示意图；
14.图9为本发明一实施例的一半导体元件的结构示意图。
15.主要元件符号说明
16.12:基底
17.14:浅沟隔离
18.16:基底
19.18:绝缘层
20.20:基底
21.22:阱区
22.24:栅极结构
23.26:栅极介电层
24.28:栅极材料层
25.30:间隙壁
26.32:掺杂区
27.34:掺杂区
28.36:口袋掺杂区
29.38:轻掺杂漏极
30.40:源极/漏极区域
31.42:偏位间隙壁
32.44:主间隙壁
33.46:层间介电层
34.48:接触插塞
35.52:主分支
36.54:次分支
具体实施方式
37.请参照图1至图2，图1至图2分别为本发明一实施例的一半导体元件的结构示意图，其中图1与图2左半部为半导体元件的上视图，图1右半部为半导体元件沿着切线aa’的剖面示意图，而图2右半部则为半导体元沿着切线bb’的剖面示意图。如图1至图2所示，首先提供一基底12，例如一硅基底或硅覆绝缘(soi)基底，其上可定义有一晶体管区，例如一pmos晶体管区或一nmos晶体管区，并于基底12上形成一由氧化硅所构成的浅沟隔离(shallow trench isolation,sti)14环绕晶体管区。在本实施例中，基底12较佳包含一硅覆绝缘基底，其可细部包含一下层由硅晶片(handle wafer)所构成的基底16、一绝缘层18以及一上层同样由硅所构成的基底20，其中绝缘层18则较佳包含氧化硅而上层的基底20中可更细部包含一阱区22。以本实施例制备nmos晶体管元件来看，阱区22较佳包含一p阱。
38.接着可于基底12上形成至少一栅极结构24。在本实施例中，栅极结构24的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的先栅极制作工艺为例，可先依序形成一栅极介电层26或介质层、一由多晶硅所构成的栅极材料层28以及一选择性硬掩模(图未示)于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层28以及部分栅极介电层26，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层26以及图案化的栅极材料
层28所构成的栅极结构24。
39.然后在栅极结构24侧壁形成至少一间隙壁30，接着于形成间隙壁30之前以及/或之后以离子注入方式于间隙壁30两侧的基底12中形成多个掺杂区包括口袋掺杂区36、轻掺杂漏极38、源极/漏极区域40、掺杂区32以及掺杂区34(又可称基体掺杂区)，并选择性于源极/漏极区域40表面形成一金属硅化物(图未示)。需注意的是，为了凸显掺杂区32、34与栅极结构24间的关系间隙壁30并未绘示于各上视图中。在本实施例中，间隙壁30可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁42以及一主间隙壁44。其中偏位间隙壁42与主间隙壁44可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。轻掺杂漏极38以及源极/漏极区域40可依据所置备晶体管的导电型式而包含不同掺质，例如可包含p型掺质或n型掺质。
40.在本实施例中，掺杂区32及掺杂区34的掺质浓度较佳大于口袋掺杂区36及/或轻掺杂漏极38的掺质浓度，其中若掺杂区32、34包含n型掺质则注入n型掺质的能量较佳约20～40kev而n型掺质例如砷或磷的浓度则较佳介于1.0
×
10
13
原子/立方厘米至5.0
×
10
15
原子/立方厘米。若掺杂区32、34包含p型掺质则注入p型掺质的能量较佳约10～30kev而p型掺质例如硼的浓度则较佳介于1.0
×
10
13
原子/立方厘米至1.0
×
10
15
原子/立方厘米。若轻掺杂漏极38以及/或源极/漏极区域40包含n型掺质则注入n型掺质的能量较佳约10～50kev而n型掺质例如砷或磷的浓度则较佳介于1.0
×
10
13
原子/立方厘米至5.0
×
10
15
原子/立方厘米。若轻掺杂漏极38以及/或源极/漏极区域40包含p型掺质则注入p型掺质的能量较佳约10～60kev而p型掺质例如硼的浓度则较佳介于1.0
×
10
13
原子/立方厘米至1.0
×
10
15
原子/立方厘米。
41.接着可先形成一接触洞蚀刻停止层(图未示)于基底12表面与栅极结构24上，再形成一层间介电层46于接触洞蚀刻停止层上。然后可进行一图案转移制作工艺，例如可利用一图案化掩模去除部分层间介电层46及部分接触洞蚀刻停止层以形成多个接触洞(图未示)暴露出栅极结构24顶部以及源极/漏极区域40。然后再于各接触洞中填入所需的金属材料，例如包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等的阻障层材料以及选自钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以分别形成接触插塞48于各接触洞内电连接源极/漏极区域32及栅极结构24。
42.请继续参照图1及图2的左半部，如图1及图2所示，半导体元件在上视角度下主要包含一栅极结构24设于基底12上，其中栅极结构24又包含一主分支(main branch)52沿着一第一方向(例如y方向)延伸于基底12上，至少一次分支(sub-branch)54沿着一第二方向(例如x方向)延伸于主分支52旁，源极/漏极区域40设于栅极结构24两侧、浅沟隔离14环绕源极/漏极区域40以及接触插塞48分别设于源极/漏极区域40上以及主分支52尾端，其中主分支52尾端又包含l形。
43.半导体元件另包含至少一掺杂区例如掺杂区32以及/或掺杂区34依据上视角度重叠主分支52以及次分支54，其中掺杂区32与掺杂区34在上视角度下可相互重叠并具有相同或不同大小，且掺杂区32、34较佳重叠整个次分支54、部分主分支52以及栅极结构24一侧的源极/漏极区域40。需注意的是，本实施例中所谓掺杂区32、34重叠次分支54、部分主分支52
以及源极/漏极区域40主要代表掺杂区32、34中的掺质除了注入栅极结构24一侧的基底12内取代部分源极/漏极区域40的位置外又同时注入部分栅极结构24的栅极材料层28内(即所谓重叠次分支以及部分主分支的部分)。由于一般由多晶硅所构成的栅极结构24中在图案化形成栅极结构24前便已包含轻度掺质，经由形成掺杂区32、34时注入新的掺质后栅极结构24内便较佳分隔为两个具有不同浓度但相同导电型式的掺杂区。例如图1的剖面结构中栅极结构24或栅极材料层28左半部较佳包含与掺杂区32、34相同浓度的掺质而右半部的栅极材料层28中则包含浓度低于左侧掺杂区32、34的掺质。
44.在本实施例中，掺杂区32与掺杂区34较佳包含相同导电型式，掺杂区32与掺杂区34可包含相同或不同浓度，掺杂区32、34与源极/漏极区域40较佳包含不同导电型式，而源极/漏极区域40与其下方的口袋掺杂区36又包含不同导电型式。以本实施例制备nmos晶体管元件为例，掺杂区32、掺杂区34、以及口袋掺杂区36较佳包含p型掺质而轻掺杂漏极38及源极/漏极区域40则包含n型掺质。另外本实施例虽同时以两个掺杂区32、34同时重叠次分支54、部分主分支52以及源极/漏极区域40为例，但不局限于此，依据本发明其他实施例又可仅形成一个掺杂区例如掺杂区32或掺杂区34来重叠次分支54、部分主分支52以及源极/漏极区域40，此变化型也属本发明所涵盖的范围。
45.请再参照图3至图5，图3至图5为本发明不同实施例的半导体元件的结构上视图。如图3所示，相较于图1中分别于栅极结构24的主分支52两侧以及次分支54两侧形成总数三个连接源极/漏极区域40的接触插塞48，本发明又可仅于主分支52两侧以及次分支54一侧形成总数两个连接源极/漏极区域40的接触插塞48，此变化形也属本发明所涵盖的范围。
46.如图4及图5所示，相较于图1中的掺杂区32、34不超过源极/漏极区域40边缘或不重叠浅沟隔离14，本实施例除了可如图1中的掺杂区32、34重叠栅极结构24的整个次分支54、部分主分支52以及源极/漏极区域40之外再将掺杂区32、34延伸并重叠部分浅沟隔离14。如同前述掺杂区32、34中的掺质注入基底12及部分栅极结构24内，本实施例中的掺杂区32、34除了将掺质注入栅极结构24一侧的基底12内及部分栅极结构24外又同时注入部分浅沟隔离14内。
47.另外如图5所示，相较于图4中分别于栅极结构24的主分支52两侧以及次分支54两侧形成总数三个连接源极/漏极区域40的接触插塞48，本发明又可仅于主分支52两侧以及次分支54一侧形成总数两个连接源极/漏极区域40的接触插塞48，此变化形也属本发明所涵盖的范围。
48.请再参照图6，其中图6左半部为本发明一实施例的半导体元件的上视图，图6右半部则为半导体元件沿着切线cc’的剖面示意图。如图6所示，相较于图1中掺杂区32、34同时重叠整个次分支54、部分主分支52以及栅极结构24一侧的源极/漏极区域40，本实施例的掺杂区32、34仅重叠部分次分支54以及部分源极/漏极区域40但不重叠任何栅极结构24的主分支52。从细部来看，本实施例中掺杂区32、34沿着x方向延伸的二边缘较佳同时切齐次分支54沿着x方向延伸的二边缘。在剖面部分，如同前述实施例掺杂区32、34中的掺质除了注入栅极结构24一侧的基底12内又同时注入部分栅极结构24的栅极材料层28内。需注意的是，本实施例中虽以掺杂区32、34沿着x方向延伸的二边缘同时切齐次分支54沿着x方向延伸的二边缘为例，但不局限于此配置，依据本发明其他实施例又可仅将掺杂区32、34沿着x方向延伸的一边缘切齐次分支54沿着x方向延伸的一边缘，此变化型也属本发明所涵盖的
范围。
49.请再参照图7至图9，图7至图9为本发明不同实施例的半导体元件的结构上视图。如图7所示，相较于图6中分别于栅极结构24的主分支52两侧以及次分支54两侧形成总数三个连接源极/漏极区域40的接触插塞48，本发明又可仅于主分支52两侧以及次分支54一侧形成总数两个连接源极/漏极区域40的接触插塞48，此变化形也属本发明所涵盖的范围。
50.如图8及图9所示，相较于图6中的掺杂区32、34不超过源极/漏极区域40边缘或不重叠浅沟隔离14，本实施例除了可如图6中的掺杂区32、34重叠栅极结构24的整个次分支54以及部分源极/漏极区域40之外再将掺杂区32、34延伸并重叠部分浅沟隔离14。如同前述掺杂区32、34中的掺质注入基底12及部分栅极结构24内，本实施例中的掺杂区32、34除了将掺质注入栅极结构24一侧的基底12内及部分栅极结构24外又同时注入部分浅沟隔离14内。
51.另外如图9所示，较于图8中分别于栅极结构24的主分支52两侧以及次分支54两侧形成总数三个连接源极/漏极区域40的接触插塞48，本发明又可仅于主分支52两侧以及次分支54一侧形成总数两个连接源极/漏极区域40的接触插塞48，此变化形也属本发明所涵盖的范围。
52.综上所述，本发明主要改变现有soi晶体管在基体掺杂区(body doped region)以及栅极结构分支部分的配置来改善soi晶体管产生浮体效应或扭结效应的问题。依据前述实施例，本发明可如图1的实施例般将基体掺杂区或掺杂区32重叠栅极结构的整个次分支、部分主分支以及栅极结构一侧的源极/漏极区域，或如图6的实施例般仅将掺杂区32重叠部分次分支以及部分源极/漏极区域但不重叠任何栅极结构的主分支，其中掺杂区的两个边缘又较佳同时切齐次分支的两个边缘。
53.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。