半导体结构及其制作方法与流程

技术特征：
1.一种半导体结构的制作方法，其特征在于，包括：提供衬底，所述衬底包括相邻的阵列区和外围区，所述阵列区包括与所述外围区相连的缓冲区；在所述衬底上形成依次层叠的第一介质层、第一支撑层、第二介质层、第二支撑层以及第三介质层，所述第一支撑层至少位于所述外围区，且覆盖所述第一介质层顶面和侧壁，所述第二介质层覆盖所述第一支撑层和所述衬底，所述第二支撑层以及所述第三介质层位于所述阵列区和所述外围区；在所述缓冲区内形成至少贯穿所述第三介质层以及所述第二支撑层的凹槽型下电极，所述凹槽型下电极的底面位于所述第一介质层内或者位于所述第二介质层内；采用湿法刻蚀工艺去除所述第三介质层；在去除所述第三介质层之后刻蚀所述外围区的所述第二支撑层。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述阵列区包括位于中心的功能区和位于边缘的所述缓冲区；形成所述第一介质层和所述第一支撑层的工艺步骤包括：形成位于缓冲区和外围区的所述第一介质层和覆盖所述第一介质层顶面的第一顶部支撑层；形成覆盖所述第一介质层侧壁的第一侧壁支撑层，所述第一顶部支撑层和所述第一侧壁支撑层构成所述第一支撑层。3.根据权利要求1所述的半导体结构的制作方法，其特征在于，在刻蚀所述第二支撑层之后，去除所述第二介质层。4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述衬底内具有导电结构；在去除所述第二介质层之后，形成覆盖所述凹槽型下电极内壁和外壁的上电极；形成第一导电插塞和第二导电插塞，所述第一导电插塞与所述上电极电连接，所述第二导电插塞与所述外围区的所述导电结构电连接。5.根据权利要求4所述的半导体结构的制作方法，其特征在于，采用沉积工艺形成覆盖所述第一支撑层表面、所述第二支撑层表面以及所述凹槽型下电极表面的上电极膜；去除所述外围区的所述上电极膜，形成上电极；采用沉积工艺，形成位于所述阵列区和所述外围区的隔离层；形成贯穿所述隔离层的所述第一导电插塞和所述第二导电插塞，所述隔离层隔离所述上电极和所述第二导电插塞。6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述阵列区包括位于中心的功能区和位于边缘的所述缓冲区；在同一形成工艺下，形成位于所述缓冲区和所述功能区的所述凹槽型下电极，在所述阵列区朝向所述外围区的方向上，所述功能区的所述凹槽型下电极的开口宽度大于所述缓冲区的所述凹槽型下电极的开口宽度。7.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第三介质层之后，形成覆盖所述第三介质层的第三支撑层；去除所述第三介质层的工艺步骤包括：刻蚀所述第三支撑层以形成第一开口，通过所述第一开口刻蚀去除所述第三介质层。8.一种半导体结构，其特征在于，包括：衬底，所述衬底包括相邻的阵列区和外围区，所述阵列区包括与所述外围区相连的缓冲区；第一介质层、第一支撑层和第二支撑层，所述第一支撑层位于所述外围区，所述第一支撑层覆盖所述第一介质层顶面和侧壁，所述第二支撑层位于所述阵列区，所述第二支撑层
高于所述第一支撑层；凹槽型下电极，所述凹槽型下电极位于所述缓冲区内，所述凹槽型下电极贯穿所述第二支撑层，所述凹槽型下电极的底面位于所述第一介质层内，或者，位于所述第一支撑层远离所述第一介质层的一侧且低于所述第二支撑层。9.根据权利要求8所述的半导体结构，其特征在于，所述第一介质层位于所述缓冲区，所述凹槽型下电极的底面位于所述第一介质层内。10.根据权利要求8所述的半导体结构，其特征在于，所述凹槽型下电极的底面位于所述第一介质层内，在垂直于所述衬底表面的方向上，位于所述第一介质层内的部分所述凹槽型下电极的厚度为90nm～110nm。11.根据权利要求8所述的半导体结构，其特征在于，还包括：上电极，所述上电极覆盖所述凹槽型下电极内壁和外壁；第一导电插塞，与所述上电极电连接；第二导电插塞，贯穿所述第一支撑层与所述第一介质层，并与所述外围区的至少一所述导电结构电连接。12.根据权利要求11所述的半导体结构，其特征在于，还包括：第三支撑层，所述第三支撑层位于所述阵列区且高于所述第二支撑层，所述凹槽型下电极贯穿所述第三支撑层；隔离层，位于所述阵列区和所述外围区，所述第一导电插塞和所述第二导电插塞贯穿所述隔离层。

技术总结
本发明实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供衬底，衬底包括相邻的阵列区和外围区，阵列区包括与外围区相连的缓冲区；在衬底上形成依次层叠的第一介质层、第一支撑层、第二介质层、第二支撑层以及第三介质层，第一支撑层至少位于外围区，且覆盖所述第一介质层顶面和侧壁，第二介质层覆盖第一支撑层和衬底，第二支撑层以及第三介质层位于阵列区和外围区；在缓冲区内形成至少贯穿第三介质层以及第二支撑层的凹槽型下电极，凹槽型下电极的底面位于第一介质层内或者位于第二介质层内；采用湿法刻蚀工艺去除第三介质层；在去除第三介质层之后刻蚀外围区的第二支撑层。本发明有利于避免外围区的衬底受到损伤。受到损伤。受到损伤。


技术研发人员：吴双双
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2020.09.11
技术公布日：2022/3/11