阵列基板及显示面板的制作方法

1.本技术涉及显示技术领域，具体涉及一种阵列基板及显示面板。


背景技术：

2.薄膜晶体管液晶显示器(thin film transistor-liquid crystal display,tft-lcd)具有耗电量小、对比度高以及节省空间等优点，已成为市场上主流的显示装置。
3.与传统a-si技术相比，低温多晶硅(low temperature poly-silicon,ltps)技术具有更高的载流子迁移率，被广泛用于中小尺寸高分辨率的tft-lcd和有源矩阵有机发光二极管(active-matrix organic light-emitting diode,amoled)显示面板的制作，但相应的tft阵列基板制作所需的光罩数量更多，产品制作周期更长。因此，如何有效地降低ltps阵列基板的制作周期，提升生产产能及降低成本，以增加市场竞争力，是目前面板行业关注的重点，而改善上述问题的有效方法是开发新型的ltps阵列基板结构，减少阵列基板制作所需的光罩数量。在传统的ltps阵列技术中，通常采用10道以上光罩的技术，由此带来较高的成本。


技术实现要素：

4.本技术实施例提供一种阵列基板及显示面板，以解决现有的ltps阵列技术中所用光罩数量较多的技术问题。
5.本技术实施例提供一种阵列基板，其包括：
6.基底；
7.阵列层，设置于所述基底的一侧，所述阵列层包括源极和漏极；
8.无机绝缘层，设置于所述阵列层远离所述基底的一侧；
9.导电电极，设置于所述无机绝缘层远离所述阵列层的一侧；
10.钝化层，设置于所述导电电极远离所述无机绝缘层的一侧；以及
11.像素电极，设置于所述钝化层远离所述导电电极的一侧；
12.其中，所述阵列基板中开设有第一过孔，所述第一过孔贯穿所述钝化层和所述无机绝缘层并裸露出所述漏极，所述像素电极在所述第一过孔内与所述漏极连接。
13.可选的，在本技术的一些实施例中，所述第一过孔包括第一子过孔和连通于所述第一子过孔的第二子过孔，所述第一子过孔位于所述无机绝缘层中并裸露出所述漏极，所述第二子过孔位于所述钝化层中，所述像素电极分别与所述第一子过孔的孔壁和所述第二子过孔的孔壁接触。
14.可选的，在本技术的一些实施例中，所述导电电极复用为触控电极，所述阵列基板还包括与所述漏极同层且间隔设置的触控走线，所述连接电极位于所述钝化层远离所述导电电极的一侧，所述触控电极通过所述连接电极与所述触控走线电连接。
15.可选的，在本技术的一些实施例中，所述触控电极中开设有开口，所述开口与所述触控走线对应设置；所述无机绝缘层中开设有第二过孔，所述第二过孔裸露出所述触控走
线，所述钝化层中开设有第三过孔，所述第三过孔连通于所述开口和所述第二过孔，所述连接电极填充在所述第二过孔、所述开口以及所述第三过孔内，并与所述开口的侧壁接触。
16.可选的，在本技术的一些实施例中，所述第三过孔裸露出所述触控电极远离所述基底的表面。
17.可选的，在本技术的一些实施例中，所述触控电极中开设有开口，所述开口与所述触控走线对应设置，所述钝化层填充在所述开口内；所述无机绝缘层中开设有第二过孔，所述第二过孔的孔径小于所述开口的孔径，所述第二过孔裸露出所述触控走线，所述钝化层中开设有间隔设置的第三过孔和第四过孔，所述第三过孔连通于所述开口和所述第二过孔，所述第四过孔裸露出所述触控电极，所述连接电极填充在所述第二过孔、所述第三过孔、所述第四过孔以及部分所述开口内，所述连接电极位于所述开口内的部分与所述触控电极绝缘。
18.可选的，在本技术的一些实施例中，所述第二过孔和所述第三过孔在同一道光罩下形成。
19.可选的，在本技术的一些实施例中，所述连接电极与所述像素电极同层且绝缘设置。
20.可选的，在本技术的一些实施例中，所述阵列层还包括：
21.有源层，设置于所述基底的一侧，所述有源层具有沟道区；
22.栅极绝缘层，设置于所述有源层远离所述基底的一侧；
23.栅极，设置于所述栅极绝缘层远离所述有源层的一侧；以及
24.层间介质层，设置于所述栅极远离所述栅极绝缘层的一侧，所述层间介质层位于所述漏极远离所述无机绝缘层的一侧；
25.其中，所述有源层的厚度为30nm-45nm；和/或
26.所述沟道区的宽度为1.5μm-2.5μm。
27.可选的，在本技术的一些实施例中，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底和所述阵列层之间，所述缓冲层靠近所述基底的一面与所述基底接触。
28.本技术实施例提供一种显示面板，所述显示面板包括相对设置的阵列基板、彩膜基板以及设置在所述阵列基板和所述彩膜基板之间的液晶，所述阵列基板为如前述任一实施例所述的阵列基板。
29.相较于现有技术中的阵列基板，本技术提供的阵列基板通过在阵列层和导电电极之间设置无机绝缘层，以无机绝缘层来代替传统阵列结构中的平坦化有机层，由于钝化层也为无机膜层，因此，在阵列基板的制备工艺中，能够在同一道光罩下对钝化层和无机绝缘层进行开孔，以形成连接像素电极和漏极的第一过孔，从而省去了传统制程中单独对平坦化有机层开孔所需的光罩，减少了阵列基板制备工艺中所用的光罩数量。
附图说明
30.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1是现有技术中的阵列基板的结构示意图。
32.图2是本技术第一实施例提供的阵列基板的结构示意图。
33.图3是本技术第二实施例提供的阵列基板的结构示意图。
34.图4是本技术第三实施例提供的阵列基板的结构示意图。
35.图5是本技术第四实施例提供的阵列基板的结构示意图。
36.图6是本技术示例一提供的阵列基板的制备方法的流程示意图。
37.图7a至图7l是本技术示例一提供的阵列基板的制备方法中各阶段依次得到的结构示意图。
38.图8a至图8d是本技术示例二提供的阵列基板的制备方法中部分阶段得到的结构示意图。
39.图9a和图9b是本技术示例三提供的阵列基板的制备方法中部分阶段得到的结构示意图。
40.图10a和图10b是本技术示例四提供的阵列基板的制备方法中部分阶段得到的结构示意图。
41.图11是本技术提供的显示面板的结构示意图。
具体实施方式
42.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本技术，并不用于限制本技术。在本技术中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
43.本技术实施例提供一种阵列基板及显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
44.如图1所示，现有技术中的阵列基板100’包括依次设置的基底10’、遮光层101’、缓冲层11’、阵列层12’、平坦化有机层13’、触控电极14’、钝化层15’以及像素电极16’。平坦化有机层13’中开设有裸露出漏极(图中未标识)的第一开孔131’，钝化层15’中开设有第二开孔151’，第一开孔131’套设在第二开孔151’的外侧。像素电极16’通过第二开孔151’与漏极电连接。阵列基板100’还包括触控走线17’，触控走线17’与漏极同层设置，平坦化有机层13’中还开设有第三开孔132’，触控电极14’通过第三开孔132’与触控走线17’电连接。
45.然而，由于平坦化有机层13’为有机膜层，钝化层15’为无机膜层，因此，平坦化有机层13’中的第一开孔131’和钝化层15’中的第二开孔151’各自需要一道光罩才能形成。具体的，当采用一道光罩在平坦化有机层13’中开设裸露出漏极的第一开孔131’之后，在采用另一道光罩在钝化层15’中开设第二开孔151’时，受到工艺制程的限制，第二开孔151’的孔径会小于第一开孔131’的孔径，进而在第一开孔131’内，会形成第一开孔131’套设在第二开孔151’外侧的嵌套结构。综上，在上述阵列基板100’的制程中，由于需要两道光罩才能形成像素电极16’和漏极电连接的过孔结构，故而会增加阵列基板100’制程中所用的光罩总量。
46.针对现有技术中存在的上述技术问题，本技术提供一种阵列基板，其包括基底、阵列层、无机绝缘层、导电电极、钝化层以及像素电极。阵列层设置于基底的一侧，阵列层包括源极和漏极；无机绝缘层设置于阵列层远离基底的一侧；导电电极设置于无机绝缘层远离阵列层的一侧；钝化层设置于导电电极远离无机绝缘层的一侧；像素电极设置于钝化层远离导电电极的一侧；其中，阵列基板中开设有第一过孔，第一过孔贯穿钝化层和无机绝缘层并裸露出漏极，像素电极在第一过孔内与漏极连接。
47.由此，本技术提供的阵列基板通过在阵列层和导电电极之间设置无机绝缘层，以无机绝缘层来代替传统阵列结构中的平坦化有机层，由于钝化层也为无机膜层，因此，在阵列基板的制备工艺中，能够在同一道光罩下对钝化层和无机绝缘层进行开孔，以形成连接像素电极和漏极的第一过孔，从而省去了传统制程中单独对平坦化有机层开孔所需的光罩，减少了阵列基板制备工艺中所用的光罩数量。
48.请参照图2，本技术第一实施例提供的阵列基板100包括基底10、缓冲层11、阵列层12、无机绝缘层13、导电电极14、钝化层15以及像素电极16。
49.具体的，基底10可以为硬质基板，如可以为玻璃基板；或者，基底10也可以为柔性基板，如可以为聚酰亚胺基板，本技术对基底10的材质不作具体限定。
50.缓冲层11设置在基底10的一侧。缓冲层11靠近基底10的一面与基底10接触。缓冲层11的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
51.阵列层12设置于缓冲层11远离基底10的一侧。阵列层12包括有源层121、栅极绝缘层122、栅极123、层间介质层124、源极125以及漏极126。
52.其中，有源层121设置于缓冲层11远离基底10的一侧。有源层121的材料包括低温多晶硅。具体的，有源层121具有沟道区121a、第一轻掺杂区121b、第二轻掺杂区121c、第一重掺杂区121d以及第二重掺杂区121e。第一轻掺杂区121b和第二轻掺杂区121c位于沟道区121a的相对两侧。第一重掺杂区121d位于第一轻掺杂区121b远离沟道区121a的一侧。第二重掺杂区121e位于第二轻掺杂区121c远离沟道区121a的一侧。
53.具体的，第一轻掺杂区121b和第二轻掺杂区121c是通过对有源层121进行离子轻掺杂而形成。第一重掺杂区121d以及第二重掺杂区121e是通过对有源层121进行离子重掺杂而形成。以nmos型ltps tft基板为例，所述离子重掺杂和所述离子轻掺杂均为n型离子掺杂，所掺入的离子为磷(p)离子或其他n型元素离子。同理，以pmos型ltps tft基板为例，所述离子重掺杂和所述离子轻掺杂均为p型离子掺杂，所掺入的离子为硼(b)离子或其他p型元素离子。
54.栅极绝缘层122设置于有源层121远离缓冲层11的一侧。栅极绝缘层122的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
55.栅极123设置于栅极绝缘层122远离有源层121的一侧。栅极123与沟道区121a对应设置。具体来说，栅极123于基底10所在平面的正投影覆盖沟道区121a于基底10所在平面的正投影。其中，栅极123的材料可以包括铜、铝、钼和钛中的一种或多种。
56.层间介质层124设置于栅极123远离栅极绝缘层122的一侧。层间介质层124位于漏极126远离无机绝缘层13的一侧。其中，层间介质层124的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
57.源极125和漏极126设置于层间介质层124远离栅极123的一侧。其中，源极125与有
源层121位于第一重掺杂区121d的部分接触。漏极126与有源层121位于第二重掺杂区121e的部分接触。源极125和漏极126的材料相同，均可以包括铜、铝、钼和钛中的一种或多种。
58.无机绝缘层13设置于阵列层12远离层间介质层124的一侧。无机绝缘层13的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。在本实施例中，无机绝缘层13的厚度为100nm-1000nm，如可以为100nm、200nm、500nm、600nm、700nm、800nm、900nm或1000nm。其中，无机绝缘层13可以为单层结构、双层结构或多层结构，本实施例仅以无机绝缘层13为单层结构为例进行说明，但并不限于此。
59.导电电极14设置于无机绝缘层13远离阵列层12的一侧。在本实施例中，导电电极14整面设置。其中，导电电极14可以为公共电极。导电电极14的材料可以包括氧化铟锡等透明导电材料。
60.钝化层15设置于导电电极14远离无机绝缘层13的一侧。钝化层15的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
61.像素电极16设置于钝化层15远离导电电极14的一侧。像素电极16的材料可以包括氧化铟锡等透明导电材料。
62.在本实施例中，阵列基板100中开设有第一过孔10a。第一过孔10a贯穿钝化层15和无机绝缘层13并裸露出漏极126。像素电极16在第一过孔10a内与漏极126连接。
63.具体的，第一过孔10a包括第一子过孔131和连通于第一子过孔131的第二子过孔151。其中，第一子过孔131位于无机绝缘层13中并裸露出漏极126。第二子过孔151位于钝化层15中。
64.在本实施例中，第一子过孔131和第二子过孔151在同一光罩下形成。由此，本实施例通过采用无机绝缘层13来替代传统阵列结构中的平坦化有机层，由于钝化层15也为无机膜层，使得无机绝缘层13中的第一子过孔131和钝化层15中的第二子过孔151能够在同一光罩下形成，以实现像素电极16和漏极126的连接，从而省去了传统制程中单独对平坦化有机层开孔所需的一道光罩，减少了阵列基板100制备工艺中所用的光罩数量，有效降低了阵列基板100的制作周期，提升了生产产能，降低了工艺成本，提高了显示产品的市场竞争力。
65.进一步的，在本实施例中，有源层121的厚度为30nm-45nm。沟道区121a的宽度为1.5μm-2.5μm。
66.传统设计中通常在有源层121靠近基底10的一侧设置遮光层来遮挡外界环境光，以保证薄膜晶体管具有较低的光生漏电流。然而，由于上述设置需要额外设置图案化的遮光层，因而需要在原有制程的基础上增加一道光罩，由此增加了阵列基板100制备工艺所用的光罩数量。
67.针对上述技术问题，由于本技术中的缓冲层11靠近基底10的一面直接与基底10接触，也即，本技术省去了遮光层的设置，进而可以减少阵列制程所用的光罩数量。进一步的，本技术的发明人在实验探究中发现，薄膜晶体管的光生漏电流与有源层121的厚度以及沟道区121a的宽度正相关。在传统设计中，为了保证薄膜晶体管的驱动性能，有源层121的厚度通常设置在45nm以上，沟道区121a的宽度通常设置在2.5μm以上，对此，为了避免因省略遮光层而增加薄膜晶体管的光生漏电流，本实施例将有源层121的厚度设置在30nm-45nm，沟道区121a的宽度设置在1.5μm-2.5μm，在上述范围内，薄膜晶体管的光生漏电流能够得到显著降低。
68.在一些具体实施方式中，有源层121的厚度可以为30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、41nm、42nm、43nm、44nm或45nm。沟道区121a的宽度可以为1.5μm、1.6μm、1.7μm、1.8μm、1.9μm、2.0μm、2.1μm、2.2μm、2.3μm、2.4μm或2.5μm。
69.请参考表1，表1为薄膜晶体管的光生漏电流在不同有源层121厚度和沟道区121a宽度下的数值。
70.表1
[0071][0072][0073]
由表1可知，在有源层121的厚度不变，如有源层121的厚度为45nm时，通过减小沟道区121a的宽度，光生漏电流的数值明显下降；在沟道区121a的宽度不变，如沟道区121a的宽度为2.5μm时，通过减小有源层121的厚度，光生漏电流的数值明显下降。因此，本实施例通过将有源层121的厚度为30nm-45nm、沟道区121a的宽度为1.5μm-2.5μm能够弥补因省略遮光层而带来的光生漏电流增大的缺陷，进而在保证薄膜晶体管驱动性能的前提下，节省了阵列基板100制备工艺所用的光罩数量，降低了工艺成本。
[0074]
在一些实施例中，也可以将有源层121的厚度设置在30nm-45nm，沟道区121a的宽度设置在2.5μm以上；或者，还可以将沟道区121a的厚度设置在1.5μm-2.5μm，有源层121的厚度设置在45nm以上。上述设置同样能达到节省光罩并降低薄膜晶体管的光生漏电流的效果。
[0075]
请参照图3，本技术第二实施例提供一种阵列基板100。本技术第二实施例提供的阵列基板100与第一实施例的不同之处在于：当阵列基板100具有触控功能时，导电电极14可以复用为触控电极。阵列基板100还包括触控走线17和连接电极18。触控走线17与漏极126同层且间隔设置。无机绝缘层13中开设有第二过孔132。第二过孔132裸露出触控走线17。导电电极14中开设有开口141。开口141与触控走线17对应设置。钝化层15中开设有第三过孔152。第三过孔152连通于开口141和第二过孔132。连接电极18位于钝化层15远离导电电极14的一侧，且与像素电极16绝缘。连接电极18填充在第二过孔132、开口141以及第三过孔152内，并与开口141的侧壁接触。触控电极通过导电电极14与触控走线17相连。
[0076]
其中，第二过孔132和第三过孔152在同一道光罩下形成。本实施例通过采用无机绝缘层13来替代传统阵列结构中的平坦化有机层，由于钝化层15也为无机膜层，因此，当需要制备具有内嵌式触控功能的阵列基板100时，能够在一道光罩下形成无机绝缘层13中的第二过孔132和钝化层15中的第三过孔152，并在连接电极18的搭接下实现触控走线17和触
控电极的导通。
[0077]
需要说明的是，本实施例中导电电极14复用为触控电极是指当需要执行触控操作时，导电电极14可以作为触控电极使用。另外，当不需要执行触控操作时，导电电极14可以作为公共电极使用，以与像素电极16之间形成存储电容，相关技术均可以参照现有技术，在此不再赘述。
[0078]
具体的，在本实施例中，触控走线17设置在源极125远离漏极126的一侧。触控走线17、源极125以及漏极126可以采用同一道光罩制备得到。需要说明的是，在一些实施例中，触控走线17也可以设置在漏极126远离源极125的一侧，本实施例对触控走线17的位置不作具体限定。
[0079]
其中，触控走线17于触控电极所在平面的正投影至少部分位于开口141内，以使得触控电极能够通过连接电极18与触控走线17连接。
[0080]
在本实施例中，连接电极18与像素电极16同层设置。具体来说，连接电极18和像素电极16可以采用同一道光罩制备得到，由此，本实施例能够在原有制程的基础上形成连接电极18，不会增加工艺制造成本。另外，在一些实施例中，连接电极18和像素电极16也可以异层设置，在此不再赘述。
[0081]
请参照图4，本技术第三实施例提供一种阵列基板100。本技术第三实施例提供的阵列基板100与第二实施例的不同之处在于：第三过孔152裸露出触控电极远离基底10的表面。
[0082]
在本实施例中，第三过孔152的孔径大于开口141的孔径，以使触控电极的表面裸露，使得连接电极18能够与触控电极的上表面接触，从而增大了连接电极18与触控电极的接触面积，有利于提高触控电极和触控走线17的导通效果，提高触控灵敏度。
[0083]
请参照图5，本技术第四实施例提供一种阵列基板100。本技术第四实施例提供的阵列基板100与第三实施例的不同之处在于：钝化层15填充在开口141内。第二过孔132的孔径小于开口141的孔径。钝化层15中还开设有第四过孔153。第四过孔153和第三过孔152间隔设置。第四过孔153裸露出触控电极。连接电极18填充在第二过孔132、第三过孔152、第四过孔153以及部分开口141内。连接电极18位于开口141内的部分与触控电极绝缘。
[0084]
本实施例通过在钝化层15中增设第四开孔153，使得连接电极18通过第二开孔132、第三开孔152以及第四开孔153来实现触控电极和触控走线17的导通，进而能够增加导通效果，进一步提高触控灵敏度。
[0085]
请参照图6，本技术示例一提供一种阵列基板的制备方法，其包括以下步骤：
[0086]
b1：提供一基底；
[0087]
b2：在基底的一侧形成阵列层，阵列层包括源极和漏极；
[0088]
b3：在阵列层远离基底的一侧依次形成无机绝缘层、导电电极以及钝化层；
[0089]
b4：在同一光罩下，对钝化层和无机绝缘层进行蚀刻，以形成第一过孔，第一过孔裸露出漏极；
[0090]
b5：在钝化层远离导电电极的一侧形成像素电极，像素电极在第一过孔内与漏极连接。
[0091]
由此，本技术提供的阵列基板的制备方法通过在阵列层和导电电极之间形成无机绝缘层，以无机绝缘层来代替传统阵列结构中的平坦化有机层，由于钝化层也为无机膜层，
因此，在阵列基板的制备工艺中，能够在同一道光罩下对钝化层和无机绝缘层进行开孔，以形成连接像素电极和漏极的第一过孔，从而省去了传统制程中单独对平坦化有机层开孔所需的光罩，减少了阵列基板制备工艺中所用的光罩数量。
[0092]
请一并参照图6以及图7a至图7l，下面对本实施例提供的阵列基板100的制备方法进行详细的阐述。
[0093]
b1：提供一基底10，如图7a所示。
[0094]
其中，基底10可以为硬质基板，如可以为玻璃基板；或者，基底10也可以为柔性基板，如可以为聚酰亚胺基板，本技术对基底10的材质不作具体限定。
[0095]
b2：在基底10的一侧形成阵列层12，阵列层12包括漏极126。
[0096]
其中，步骤b2具体包括：
[0097]
b21：在基底10的一侧依次形成缓冲层11和有源层121，如图7b所示。
[0098]
首先，采用化学气相沉积工艺形成缓冲层11。其中，缓冲层11的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
[0099]
其次，在缓冲层11上沉积低温多晶硅，并进行激光镭射退火，以形成整面的有源基层(图中未示出)，然后依次通过曝光、显影和蚀刻工艺对有源基层进行图案化处理，以形成有源层121。其中，有源层121的厚度为30nm-45nm。
[0100]
b22：在有源层121远离缓冲层11的一侧依次形成栅极绝缘层122和栅极图案123a，如图7c所示。
[0101]
首先，采用化学气相沉积工艺形成栅极绝缘层122。其中，栅极绝缘层122的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
[0102]
其次，采用物理气相沉积工艺在栅极绝缘层122上形成一层栅极金属层(图中未示出)，然后依次通过曝光、显影和蚀刻工艺对栅极金属层进行图案化处理，以形成栅极图案123a。具体的，栅极123的材料可以包括铜、铝、钼和钛中的一种或多种。
[0103]
其中，有源层121包括第一区域1211和设置在第一区域1211相对两侧的第二区域1212。第一区域1211与栅极图案123a对应设置。具体来说，栅极图案123a于基底10所在平面的正投影完全覆盖有源层121位于第一区域1211的部分于基底10所在平面的正投影。
[0104]
b23：在有源层121中形成第一重掺杂区121d和第二重掺杂区121e，如图7d所示。
[0105]
以栅极图案123a为掩膜，对有源层121位于第二区域1212的部分进行离子重掺杂，以分别形成第一重掺杂区121d和第二重掺杂区121e。具体的，以nmos型ltps tft基板为例，所述离子重掺杂为n型离子掺杂，所掺入的离子为磷(p)离子或其他n型元素离子。
[0106]
b24：对栅极图案123a进行蚀刻处理，以形成栅极123，如图7e所示。
[0107]
其中，采用蚀刻工艺对栅极图案123a进行图案化，以形成栅极123。有源层121对应栅极123的区域为沟道区121a，也即，栅极123于基底10所在平面的正投影完全覆盖有源层121位于沟道区121a的部分于基底10所在平面的正投影。
[0108]
在本实施例中，沟道区121a的宽度为1.5μm-2.5μm。有源层121还包括位于沟道区121a相对两侧的第三区域1213。沟道区121a一侧的第三区域1213位于沟道区121a和第一重掺杂区121d之间。沟道区121a另一侧的第三区域1213位于沟道区121a和第二重掺杂区121e之间。
[0109]
b25：在有源层121中形成第一轻掺杂区121b和第二轻掺杂区121c，如图7f所示。
[0110]
以栅极123为掩膜，对有源层121位于第三区域1213的部分进行离子轻掺杂，沟道区121a靠近第一重掺杂区121d一侧的第三区域1213形成为第一轻掺杂区121b，沟道区121a靠近第二重掺杂区121e一侧的第三区域1213形成为第二轻掺杂区121c。具体的，以nmos型ltps tft基板为例，所述离子轻掺杂为n型离子掺杂，所掺入的离子为磷(p)离子或其他n型元素离子。
[0111]
b26：在栅极123远离栅极绝缘层122的一侧形成层间介质层124，并对层间介质层124进行图案化处理，以形成裸露出第一重掺杂区121d的第一开孔(图中未标识)和裸露出第二重掺杂区121e的第二开孔(图中未标识)，如图7g所示。
[0112]
首先，采用化学气相沉积工艺形成层间介质层124。其中，层间介质层124的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
[0113]
其次，依次通过曝光、显影和蚀刻工艺对层间介质层124进行图案化处理，以形成所述第一开孔和所述第二开孔。
[0114]
b27：在层间介质层124远离栅极123的一侧形成源极125和漏极126，如图7h所示。
[0115]
首先，采用物理气相沉积工艺形成源漏金属层(图中未示出)。其中，源漏金属层的材料可以包括铜、铝、钼和钛中的一种或多种。
[0116]
其次，依次通过曝光、显影和蚀刻工艺对源漏金属层进行图案化处理，以形成源极125和漏极126。
[0117]
在本实施例中，有源层121、栅极绝缘层122、栅极123、层间介质层124、源极125以及漏极126构成阵列层12。
[0118]
b3：在阵列层12远离基底10的一侧依次形成无机绝缘层13、导电电极14以及钝化层15。
[0119]
其中，步骤b3具体包括：
[0120]
b31：在阵列层12远离基底10的一侧依次形成无机绝缘层13和导电电极14，如图7i所示。
[0121]
首先，采用化学气相沉积工艺形成一层无机绝缘层13。其中，无机绝缘层13的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。无机绝缘层13的厚度为100nm-1000nm。其中，无机绝缘层13可以为单层结构、双层结构或多层结构，本实施例仅以无机绝缘层13为单层结构为例进行说明，但并不限于此。
[0122]
接着，在无机绝缘层13上形成整面的导电电极层，并对导电电极层进行图案化处理以形成导电电极14。其中，导电电极14中形成有对应漏极126的开口(图中未标识)。在本实施例中，导电电极14可以为公共电极。导电电极14的材料可以包括氧化铟锡等透明导电材料。
[0123]
b32：在所述导电电极14远离无机绝缘层13的一侧形成钝化层15，如图7j所示。
[0124]
具体的，采用化学气相沉积工艺形成钝化层15。其中，钝化层15的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
[0125]
b4：在同一光罩下，对钝化层15和无机绝缘层13进行蚀刻，以形成第一过孔10a，第一过孔10a裸露出漏极126，如图7k所示。
[0126]
具体的，在一道光罩下，依次通过曝光、显影和蚀刻工艺对钝化层15和无机绝缘层13进行蚀刻，以在无机绝缘层13中形成裸露出漏极126的第一子过孔131，在钝化层15中形
成连通于第一子过孔131的第二子过孔151，第一子过孔131的第二子过孔151构成第一过孔10a。
[0127]
b5：在钝化层15远离导电电极14的一侧形成像素电极16，像素电极16在第一过孔10a内与漏极126连接，如图7l所示。
[0128]
具体的，采用物理气相沉积工艺形成一层导电层(图中未示出)，并依次通过曝光、显影和蚀刻工艺对导电层进行图案化处理，以形成像素电极16。
[0129]
由此，本实施例通过在阵列层12和导电电极14之间形成无机绝缘层13，以无机绝缘层13来代替传统阵列结构中的平坦化有机层，由于钝化层15也为无机膜层，使得能够在同一道光罩下对钝化层15和无机绝缘层13进行开孔，以形成连接像素电极16和漏极126的第一过孔10a，从而省去了传统制程中单独对平坦化有机层开孔所需的光罩，减少了阵列基板100制备工艺中所用的光罩数量。
[0130]
需要说明的是，采用上述实施例提供的阵列基板100的制备方法可以制备得到本技术第一实施例提供的阵列基板100。
[0131]
本技术示例二提供一种阵列基板100的制备方法，在示例二中，当阵列基板100具有触控功能时，导电电极14可以复用为公共电极。请参照图8a至图8d，示例二提供的制备方法与示例一的不同之处在于以下步骤：
[0132]
在步骤b27中，还包括形成触控走线17的步骤，如图8a所示。其中，触控走线17与漏极126同层且绝缘设置。具体的，触控走线17位于源极125远离漏极126的一侧。在本实施例中，触控走线17、源极125以及漏极126可以采用同一道光罩制备得到。
[0133]
在步骤b31中，还包括在导电电极14中形成开口141的步骤，如图8b所示。其中，开口141与触控走线17对应设置。
[0134]
步骤b4包括：在同一光罩下，对钝化层15和无机绝缘层13对应漏极126的区域和对应触控走线17的区域分别进行蚀刻，以形成第一过孔10a、第二过孔132以及第三过孔152，第二过孔132贯穿无机绝缘层13且裸露出触控走线17，第三过孔152贯穿钝化层15且连通于开口141和第二过孔132，如图8c所示。
[0135]
在步骤b5中，还包括形成连接电极18的步骤，如图8d所示。具体的，在对导电层进行蚀刻时，同时形成相互绝缘的像素电极16和连接电极18，连接电极18填充在第二过孔132、开口141以及第三过孔152内，并与开口141的侧壁接触，触控电极通过连接电极18与触控走线17相连。
[0136]
本技术示例三提供一种阵列基板100的制备方法。请参照图9a和图9b，示例三提供的制备方法与示例二的不同之处在于以下步骤：
[0137]
在步骤b4中，第三过孔152裸露出触控电极远离基底10的表面。具体的，在蚀刻时，第三过孔152的孔径大于开口141的孔径，以使触控电极的表面裸露。
[0138]
在步骤b5中，连接电极18分别与开口141的侧壁以及触控电极远离基底10的表面接触。
[0139]
本技术示例四提供一种阵列基板100的制备方法。请参照图10a和图10b，示例四提供的制备方法与示例三的不同之处在于以下步骤：
[0140]
步骤b4包括：在同一光罩下，对钝化层15和无机绝缘层13对应漏极126的区域和对应触控走线17的区域分别进行蚀刻，以形成第一过孔10a、第二过孔132、第三过孔152以及
第四过孔153，第二过孔132贯穿无机绝缘层13且裸露出触控走线17，第三过孔152贯穿钝化层15且连通于开口141和第二过孔132，第二过孔132的孔径小于开口141的孔径，第四过孔153与第三过孔152间隔设置，第四过孔153贯穿钝化层15且裸露出触控电极，如图10a所示。
[0141]
在步骤b5中，还包括形成连接电极18的步骤，如图10b所示。具体的，在对导电层进行蚀刻时，同时形成相互绝缘的像素电极16和连接电极18，连接电极18填充在第二过孔132、第三过孔152、第四过孔153以及部分开口141内，连接电极18位于开口141内的部分与触控电极绝缘，触控电极通过连接电极18与触控走线17相连。
[0142]
请参照图11，本技术还提供一种显示面板1000。显示面板1000包括相对设置的阵列基板100、彩膜基板200以及设置在阵列基板100和彩膜基板200之间的液晶300。阵列基板100可以为如前述任一实施例所述的阵列基板100，阵列基板100的具体结构可以参照前述实施例的描述，在此不再赘述。
[0143]
以上对本技术实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。