半导体结构及其制备方法与流程

1.本技术涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)是一种半导体存储器。随着半导体技术的发展，集成度越来越高，dram的制程不断微缩，而dram中的器件尺寸，例如字线(word line，wl)，位线(bit line，bl)的尺寸也随之微缩。
3.然而，位线刻蚀后薄薄的一层位线墙容易发生歪曲或倾斜，导致随后在位线侧壁沉积的侧壁间隔层不能很好地包裹侧壁，且晶体管-电容之间不能很好地填充导线，影响dram的性能。


技术实现要素：

4.基于此，有必要针对现有技术中的由于位线墙发生歪曲或倾斜影响dram的性能问题，提供一种半导体结构及其制备方法。
5.本技术提供一种半导体结构的制备方法，包括：
6.提供基底；
7.于所述基底的上表面形成第一图形，所述第一图形包括第一主体及第一侧墙，所述第一侧墙覆盖所述第一主体的侧壁；
8.形成填充层，所述填充层覆盖所述第一侧墙并填充相邻的所述第一图形之间的间隙；
9.对所述第一图形的顶部进行刻蚀，以得到第二主体与第二侧墙以及位于所述第二侧墙上表面的凸起，所述第二侧墙覆盖所述第二主体的侧壁，所述凸起的顶部至少高于所述第二主体的顶部。
10.在其中一个实施例中，所述于所述基底的上表面形成第一图形包括：
11.于所述基底上表面形成包括位线阻挡层、位线导电层以及位线绝缘层的位线材料叠层；
12.对所述位线材料叠层进行刻蚀，以得到若干所述第一主体，相邻的所述第一主体之间具有间隙并暴露出所述基底；
13.于所述第一主体的侧壁形成所述第一侧墙。
14.在其中一个实施例中，所述于所述第一主体的侧壁形成所述第一侧墙包括：
15.于所述第一主体的侧壁形成第一侧壁间隔层；
16.于所述第一侧壁间隔层的侧壁形成第二侧壁间隔层；
17.于所述第二侧壁间隔层的侧壁形成第三侧壁间隔层；
18.其中，所述第一侧壁间隔层、所述第二侧壁间隔层和所述第三侧壁间隔层共同构成所述第一侧墙。
19.在其中一个实施例中，所述对所述第一图形的顶部进行刻蚀包括：
20.对所述第一侧壁间隔层、所述第三侧壁间隔层和所述第一主体进行刻蚀，以暴露出部分所述第二侧壁间隔层作为所述凸起。
21.在其中一个实施例中，所述形成填充层包括：
22.于所述第一图形的表面形成填充材料层并填充相邻的所述第一图形之间的间隙；
23.对所述填充材料层进行刻蚀，以暴露出所述第一图形的顶部。
24.在其中一个实施例中，所述对所述第一图形的顶部进行刻蚀之后，还包括：
25.于所述凸起的侧面形成位线掩膜层；
26.以所述位线掩膜层和所述凸起作为掩膜，刻蚀各所述第二主体得到对应相邻的两个第三主体，同时得到对应相邻的两个所述第三主体之间的间隙暴露出部分所述基底；
27.去除所述位线掩膜层和所述凸起，以暴露出所述第三主体的上表面；
28.于对应相邻的两个所述第三主体之间相对的侧壁形成第三侧墙；
29.去除所述填充层，以暴露出所述第二侧墙。
30.在其中一个实施例中，所述于所述凸起的侧面形成位线掩膜层包括：
31.采用单原子层沉积工艺于所述填充层的上表面、所述凸起的表面以及所述第二主体的上表面形成位线掩膜材料层；
32.对所述位线掩膜材料层进行刻蚀，仅保留位于所述凸起的侧面的部分所述位线掩膜材料层作为所述位线掩膜层。
33.在其中一个实施例中，所述去除所述位线掩膜层和所述凸起，以暴露出所述第三主体的上表面包括：
34.于对应相邻的两个所述第三主体之间的间隙内形成牺牲层，所述牺牲层的高度不高于所述第三主体的高度且不低于所述第三主体中的所述位线导电层部分的高度；
35.对所述位线掩膜层和所述凸起进行刻蚀，以暴露出所述第三主体的上表面。
36.在其中一个实施例中，所述于相邻两个所述第三主体之间相对的侧壁形成第三侧墙包括：
37.于对应相邻的两个所述第三主体之间的相对的侧壁形成第四侧壁间隔层；
38.于所述第四侧壁间隔层的侧壁形成第五侧壁间隔层；
39.于所述第五侧壁间隔层的侧壁形成第六侧壁间隔层；
40.其中，所述第四侧壁间隔层、所述第五侧壁间隔层和所述第六侧壁间隔层共同构成所述第三侧墙。
41.在其中一个实施例中，所述填充层的顶部低于所述第一图形的顶部。
42.在其中一个实施例中，所述填充层的高度大于或等于所述第一图形的高度的三分之二。
43.基于同一发明构思，本技术还提供一种半导体结构，采用上述实施例中任一所述的半导体结构的制备方法制成。
44.本技术提供一种半导体结构的制备方法。在半导体结构的制备方法中，于基底的上表面形成第一图形，第一图形包括第一主体及第一侧墙，第一侧墙覆盖第一主体的侧壁。对第一图形的顶部进行刻蚀，可以得到第二主体及上表面具有凸起的第二侧墙，第二侧墙覆盖第二主体的侧壁。由于形成的填充层覆盖第一侧墙并填充相邻的第一图形之间的间隙，故填充层可以在形成半导体结构的过程中为第二主体提供支撑，保证对第二主体进行
刻蚀后保留下的结构不会发生歪曲或倾斜。其中，由于凸起的顶部至少高于第二主体的顶部，故可以在后续工艺中以第二侧墙的上表面的凸起为中心，沿水平方向形成掩膜层，实现对第二主体进行刻蚀过程中的自对准，提高半导体结构的制备精度。
附图说明
45.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
46.图1为本技术一实施例中提供的半导体结构的制备方法的流程图；
47.图2为本技术一实施例中提供的半导体结构的制备方法中，于基底上表面形成包括位线阻挡层、位线导电层以及位线绝缘层的位线材料叠层后所得结构的截面结构示意图；
48.图3为本技术一实施例中提供的半导体结构的制备方法中，于位线材料叠层的上表面形成牺牲层，并对牺牲层进行图形化处理以形成光刻掩膜层后所得结构的截面结构示意图；
49.图4为本技术一实施例中提供的半导体结构的制备方法中，对位线材料叠层进行刻蚀并去除牺牲层后，得到第一主体的俯视结构示意图；
50.图5为本技术一实施例中提供的半导体结构的制备方法中，对位线材料叠层进行刻蚀并去除牺牲层后，得到第一主体的沿图4中a-a方向截面结构示意图；
51.图6为本技术一实施例中提供的半导体结构的制备方法中，于第一主体的侧壁形成第一侧壁间隔层后所得结构的截面结构示意图；
52.图7为本技术一实施例中提供的半导体结构的制备方法中，于第一侧壁间隔层的表面形成第二侧壁间隔层后所得结构的截面结构示意图；
53.图8为本技术一实施例中提供的半导体结构的制备方法中，于第一主体的上表面、第二侧壁间隔层的表面以及基底的上表面形成第三侧壁间隔材料层后所得结构的截面结构示意图；
54.图9为本技术一实施例中提供的半导体结构的制备方法中，去除第一主体的上表以及基底的上表面，以形成第三侧壁间隔层后所得结构的截面结构示意图；
55.图10为本技术一实施例中提供的半导体结构的制备方法中，于第一主体的上表面以及第一侧墙的表面形成填充材料层后所得结构的截面结构示意图；
56.图11为本技术一实施例中提供的半导体结构的制备方法中，对填充材料层进行刻蚀，以暴露出第一主体的上表面和部分第一侧墙后所得结构的截面结构示意图；
57.图12为本技术一实施例中提供的半导体结构的制备方法中，对第一侧壁间隔层、第三侧壁间隔层和第一主体进行刻蚀，以暴露出部分第二侧壁间隔层后所得结构的截面结构示意图；
58.图13为本技术一实施例中提供的半导体结构的制备方法中，于填充层的上表面、凸起的表面以及第二主体的上表面形成位线掩膜材料层所得结构的截面结构示意图；
59.图14为本技术一实施例中提供的半导体结构的制备方法中，基于位线掩膜材料层
的台阶对位线掩膜材料层进行刻蚀，得到位线掩膜层后所得结构的截面结构示意图；
60.图15为本技术一实施例中提供的半导体结构的制备方法中，基于位线掩膜层刻蚀第二主体，以得到相邻两个第三主体后所得结构的截面结构示意图；
61.图16为本技术一实施例中提供的半导体结构的制备方法中，于相邻两个第三主体之间的间隙内形成牺牲层后所得结构的截面结构示意图；
62.图17为本技术一实施例中提供的半导体结构的制备方法中，对位线掩膜层和凸起进行刻蚀，以暴露出第三主体的上表面后所得结构的截面结构示意图；
63.图18为本技术一实施例中提供的半导体结构的制备方法中，去除牺牲层后所得结构的截面结构示意图；
64.图19为本技术一实施例中提供的半导体结构的制备方法中，于相邻两个第三主体暴露出的侧壁形成第一侧壁间隔层后所得结构的截面结构示意图；
65.图20为本技术一实施例中提供的半导体结构的制备方法中，于第一侧壁间隔层的表面形成第二侧壁间隔层后所得结构的截面结构示意图；
66.图21为本技术一实施例中提供的半导体结构的制备方法中，于第一侧墙的上表面、第三主体的上表面以及第二侧壁间隔层的表面形成第三侧壁间隔层后所得结构的截面结构示意图；
67.图22为本技术一实施例中提供的半导体结构的制备方法中，去除填充层，以暴露出第一侧墙后所得结构的截面结构示意图。
68.附图标记说明：
69.10、基体；20、第一图形；210、第一主体；211、位线阻挡层；212、位线导电层；213、位线绝缘层；214、位线材料叠层；215、光刻掩膜层；220、第一侧墙；221、第一侧壁间隔层；222、第二侧壁间隔层；223、第三侧壁间隔层；224、第三侧壁间隔材料层；230、第二主体；240、第二侧墙；241、凸起；250、第三侧墙；251、第四侧壁间隔层；252、第五侧壁间隔层；253、第六侧壁间隔层；30、填充层；310、填充材料层；40、第三主体；50、位线掩膜层；510、位线掩膜材料层；511、开口；60、牺牲层。
具体实施方式
70.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
71.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
72.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、
部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
73.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
74.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
75.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
76.请参见图1，本技术提供一种半导体结构的制备方法，包括：
77.步骤s10，提供基底10；
78.步骤s20，于基底10的上表面形成第一图形20，第一图形20包括第一主体210及第一侧墙220，第一侧墙220覆盖第一主体210的侧壁；
79.步骤s30，形成填充层30，填充层30覆盖第一侧墙220的侧壁并填充相邻的第一图形20之间的间隙；
80.步骤s40，对第一图形20的顶部进行刻蚀，以得到第二主体230与第二侧墙240以及位于第二侧墙240上表面的凸起241，第二侧墙240覆盖第二主体230的侧壁，凸起241的顶部至少高于第二主体230的顶部。
81.本技术提供一种半导体结构的制备方法。在半导体结构的制备方法中，于基底10的上表面形成第一图形20，第一图形20包括第一主体210及第一侧墙220，第一侧墙220覆盖第一主体210的侧壁。对第一图形20的顶部进行刻蚀，可以得到第二主体230与第二侧墙240以及位于第二侧墙240上表面的凸起241。由于形成的填充层30覆盖第一侧墙220并填充相邻的第一图形20之间的间隙，故填充层30可以在形成半导体结构的过程中为第二主体230
提供支撑，保证对第二主体230进行刻蚀后保留下的结构不会发生歪曲或倾斜。其中，由于凸起241的顶部至少高于第二主体230的顶部，故可以在后续工艺中以第二侧墙240的上表面的凸起241为中心，沿水平方向形成掩膜层，实现对第二主体进行刻蚀过程中的自对准，提高半导体结构的制备精度。
82.应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
83.在其中一个实施例中，步骤s10中提供的基底10可以包括任意一种现有的半导体基底10。本实施例中，基底10可以包括但不限于硅基底。基底10内可以形成有浅沟槽隔离结构，浅沟槽隔离结构于基底10内隔离出若干间隔排布的有源区。
84.在其中一个实施例中，步骤s20，于基底10的上表面形成第一图形20包括：
85.步骤s210，于基底10上表面形成包括位线阻挡层211、位线导电层212以及位线绝缘层213的位线材料叠层214；
86.步骤s220，对位线材料叠层214进行刻蚀，以得到若干第一主体210，相邻的第一主体210之间具有间隙并暴露出基底10；
87.步骤s230，于第一主体210的侧壁形成第一侧墙220。
88.请一并参见图2，在其中一个实施例中，步骤s210中，可以采用沉积工艺于基底10上表面依次形成位线阻挡层211、位线导电层212以及位线绝缘层213，以形成位线材料叠层214，即位线阻挡层211、位线导电层212以及位线绝缘层213共同构成位线材料叠层214。位线阻挡层211、位线导电层212以及位线绝缘层213的材料和厚度可以根据实际需要进行设定。本实施例中，位线阻挡层211的可以包括但不仅限于氮化钛(tin)层。位线导电层212的可以包括但不仅限于钨(tungsten)层。位线绝缘层213可以包括但不仅限于氮化硅层。
89.请一并参见图3-图5，在其中一个实施例中，步骤s220中，可以采用但不仅限于旋涂工艺于位线材料叠层214的上表面形成牺牲层，并对牺牲层进行图形化处理，以形成光刻掩膜层215。其中，牺牲层可以为光刻胶层。基于光刻掩膜层215对位线材料叠层214进行刻蚀，并刻蚀至基底10上表面，去除光刻掩膜层215后，可以形成多个第一主体210。在其中一个实施例中，第一主体210的宽度为相邻两个第三主体40之间的宽度与两个第三主体40的宽度之和，从而保证对第一主体210进行刻蚀后，可以于基底10上表面形成相邻两个第三主体40。在其中一个实施例中，第三主体40可以为位线。
90.在其中一个实施例中，步骤s230，于第一主体210的侧壁形成第一侧墙220包括：
91.步骤s231，于第一主体210的侧壁形成第一侧壁间隔层221；
92.步骤s232，于第一侧壁间隔层221的侧壁形成第二侧壁间隔层222；
93.步骤s233，于第二侧壁间隔层222的侧壁形成第三侧壁间隔层223；
94.其中，第一侧壁间隔层221、第二侧壁间隔层222和第三侧壁间隔层223共同构成第一侧墙220。
95.请一并参见图6，在其中一个实施例中，步骤s231中，可以采用但不仅限于沉积工
艺形成第一侧壁间隔材料层。本实施例中，可以采用单原子层沉积(atomic layer deposition，ald)工艺于第一主体210的上表面和侧壁，以及基底10上表面形成第一侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第一侧壁间隔材料层，以去除第一主体210上表面以及基底10上表面的第一侧壁间隔材料，以形成第一侧壁间隔层221。其中，干法刻蚀工艺可以采用sf6、cf4、o2、ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第一侧壁间隔层221的材料和厚度可以根据实际需要进行设定。本实施例中，第一侧壁间隔层221可以包括但不仅限于氮化硅层。
96.请一并参见图7，在其中一个实施例中，步骤s232中，可以采用但不仅限于沉积工艺形成第二侧壁间隔材料层。本实施例中，可以采用ald工艺于第一主体210上表面、第一侧壁间隔层221的侧壁以及基底10上表面形成第二侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第二侧壁间隔材料层，以去除第一主体210上表面以及基底10上表面的第二侧壁间隔材料，以形成第二侧壁间隔层222。其中，干法刻蚀工艺可以采用sf6、cf4、o2、ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第二侧壁间隔层222的材料和厚度可以根据实际需要进行设定。本实施例中，第二侧壁间隔层222可以包括但不仅限于氧化硅层。
97.请一并参见图8-图9，在其中一个实施例中，步骤s233中，可以采用但不仅限于沉积工艺形成第三侧壁间隔材料层224。本实施例中，由于ald工艺具有良好的阶梯覆盖性，故可以采用ald工艺于第一主体210上表面、第二侧壁间隔层222的侧壁以及基底10上表面形成第三侧壁间隔材料层224。第三侧壁间隔材料层224的材料和厚度可以根据实际需要进行设定。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第三侧壁间隔材料层，以去除第一主体210上表面以及基底10上表面的第三侧壁间隔材料，以形成第三侧壁间隔层223。其中，干法刻蚀工艺可以采用sf6、cf4、o2、ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第三侧壁间隔层223的材料和厚度可以根据实际需要进行设定。本实施例中，第三侧壁间隔层223可以包括但不仅限于氮化硅层。在其中一个实施例中，第一侧墙220包括自第一主体210的侧壁至外依次叠置的第一氮化硅层、氧化硅层以及第二氮化硅层。
98.在其中一个实施例中，步骤s30，形成填充层30包括：
99.步骤s310，于第一图形20的表面形成填充材料层310，并填充相邻的第一图形20之间的间隙；
100.步骤s320，对填充材料层310进行刻蚀，以暴露出第一图形20的顶部。
101.请一并参见图10，在其中一个实施例中，步骤s310中，可以采用但不仅限于旋涂式电介质(spin-on dielectrics，sod)工艺于第一主体210的上表面以及相邻的第一图形20之间的间隙内形成填充材料层310，并进行退火，以使填充材料层310固化。其中，退火固化后的填充材料层310可以填充相邻的第一图形20之间的间隙，故可以在制备第三主体40的过程中沿垂直于第三主体40侧壁的方向为第三主体40提供支撑，可以避免第三主体40在制备过程中发生歪曲或倾斜，保证第二侧墙240和后续的第三侧墙250可以良好地包裹第三主体40的侧壁，从而保证后续晶体管-电容之间可以良好地填充导线，保证了dram的性能。在其中一个实施例中，填充材料层310的材料可以与第二侧壁间隔层222的材料均相同。本实施例中，填充材料层310和第二侧壁间隔层222可以均包括但不仅限于氧化硅层。
102.请一并参见图11，在其中一个实施例中，步骤s320中，可以采用但不仅限于刻蚀工艺对填充材料层310进行刻蚀，以暴露出第一图形20的顶部。其中，暴露出的第一图形20的顶部可以为第一侧墙220的顶部以及第三侧壁间隔层223的一侧表面。
103.在其中一个实施例中，在对填充材料层310进行刻蚀后，填充层30的顶部可以低于第一图形20的顶部，也即填充层30的顶部低于第一主体210的顶部。其中，填充层30的顶部低于第一图形20的顶部的高度可以根据实际情况进行设定。在其中一个实施例中，填充层30的高度大于或等于第一图形20的高度的三分之二，以保证填充层30对第三主体40的良好支撑性。
104.在其中一个实施例中，步骤s40，对所述第一图形20的顶部进行刻蚀包括：
105.步骤s410，对第一侧壁间隔层221、第三侧壁间隔层223和第一主体210进行刻蚀，以暴露出部分第二侧壁间隔层222作为凸起241。
106.请一并参见图12，在其中一个实施例中，步骤s410中，可以采用但不仅限于刻蚀工艺对第一侧壁间隔层221、第三侧壁间隔层223和第一主体210进行刻蚀，以暴露出部分第二侧壁间隔层222，暴露出的第二侧壁间隔层222可以作为凸起241，以形成带有凸起241的第二侧墙240。其中，凸起241的高度可以根据实际需要进行设定。在其中一个实施例中，凸起241的底部与填充层30的顶部相平齐。
107.在其中一个实施例中，步骤s40，对第一图形20的顶部进行刻蚀之后，还包括：
108.步骤s50，于凸起241的侧面形成位线掩膜层50；
109.步骤s60，以位线掩膜层50和所述凸起241作为掩膜，刻蚀各第二主体230得到对应相邻的两个第三主体40，同时得到对应相邻的两个第三主体40之间的间隙暴露出部分基底10；
110.步骤s70，去除位线掩膜层50和凸起241，以暴露出第三主体40的上表面；
111.步骤s80，于对应相邻的两个第三主体40之间相对的侧壁形成第三侧墙250；
112.步骤s90，去除填充层30，以暴露出第二侧墙240。
113.在其中一个实施例中，步骤s50，于凸起241的侧面形成位线掩膜层50包括：
114.步骤s510，采用单原子层沉积工艺于填充层30的上表面、凸起241的表面以及第二主体230的上表面形成位线掩膜材料层510；
115.步骤s520，对位线掩膜材料层510进行刻蚀，仅保留位于凸起241的侧面的部分位线掩膜材料层510作为位线掩膜层50。
116.请一并参见图13，在其中一个实施例中，步骤s510中，位线掩膜材料层510的材料和厚度可以根据实际需要进行设定。在其中一个实施例中，位线掩膜材料层510的材料可以与填充层30的材料均相同。本实施例中，填充层30和位线掩膜材料层510可以均包括氧化硅层，采用ald工艺于填充层30的上表面、凸起241的表面以及第二主体230的上表面沉积氧化硅层时，形成的氧化硅层上下左右厚度相同，且随着氧化硅层厚度的增加，位线掩膜材料层510的开口511逐渐变小，即形成具有高度差台阶。因此，采用ald工艺沉积氧化硅层时，凸起241可以作为沉积氧化硅层的起始点，故沉积形成的位线掩膜材料层510的开口511不断变小，且可以关于凸起241的中心对称，以完成第三主体40刻蚀过程的自对准。本实施例中，可以通过ald工艺的沉积速率或沉积厚度控制位线掩膜材料层510开口511的大小，从而可以控制最终形成的第三主体40尺寸(宽度)的大小，简化了第三主体40制备流程并提高第三主
体40制备的精度。
117.请一并参见图14，在其中一个实施例中，步骤s520中，可以基于位线掩膜材料层510的台阶，采用但不仅限于刻蚀工艺对位线掩膜材料层510进行刻蚀，以暴露出第二主体230的上表面，并保留位于凸起241的侧面的部分位线掩膜材料层作为位线掩膜层50。
118.请一并参见图15，在其中一个实施例中，步骤s60中，以位线掩膜层50和凸起241作为掩膜，可以采用但不仅限于刻蚀工艺对各个第二主体230进行刻蚀，以暴露出部分基底10，从而得到对应相邻的两个第三主体40。在其中一个实施例中，第三主体40可以为位线。
119.在其中一个实施例中，步骤s70，去除位线掩膜层50和凸起241，以暴露出第三主体40的上表面包括：
120.步骤s710，于对应相邻的两个第三主体40之间的间隙内形成牺牲层60，牺牲层60的高度不高于第三主体40的高度且不低于第三主体40中的位线导电层212部分的高度；
121.步骤s720，对位线掩膜层50和凸起241进行刻蚀，以暴露出第三主体40的上表面。
122.请一并参见图16，在其中一个实施例中，步骤s710中，可以采用但不仅限于旋涂工艺于对应相邻的两个第三主体40之间的间隙内形成牺牲层60。牺牲层60的高度不高于第三主体40的高度且不低于第三主体40中的位线导电层212部分的高度，以实现对第三主体40侧壁的保护。在其中一个实施例中，牺牲层60可以为光刻胶层。
123.请一并参见图17-图18，在其中一个实施例中，步骤s720中，可以采用但不仅限于刻蚀工艺对位线掩膜层50和凸起241进行刻蚀，以去掉第三主体40顶部的位线掩膜层50和凸起241，即暴露出第三主体40的上表面，以便后续步骤形成第三主体40顶部的间隔层。在其中一个实施例中，在步骤s720之后，还包括去除牺牲层60的步骤。
124.在其中一个实施例中，步骤s80，于相邻两个第三主体40之间相对的侧壁形成第三侧墙250包括：
125.步骤s810，于对应相邻的两个第三主体40之间的相对的侧壁形成第四侧壁间隔层251；
126.步骤s820，于第四侧壁间隔层251的侧壁形成第五侧壁间隔层252；
127.步骤s830，于第五侧壁间隔层252的侧壁面形成第六侧壁间隔层253；
128.其中，第四侧壁间隔层251、第五侧壁间隔层252和第六侧壁间隔层253共同构成第三侧墙250。
129.请一并参见图19，在其中一个实施例中，步骤s810中，可以采用但不仅限于沉积工艺形成第四侧壁间隔材料层。本实施例中，可以采用ald工艺于对应相邻的两个第三主体40之间的相对的侧壁、填充层30的表面以及基底10的表面形成第四侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第四侧壁间隔材料层，以去除填充层30的表面以及基底10的表面的第四侧壁间隔材料，以形成第四侧壁间隔层251。其中，干法刻蚀工艺可以采用sf6、cf4、o2、ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第四侧壁间隔层251的材料和厚度可以根据实际需要进行设定。本实施例中，第四侧壁间隔层251可以包括但不仅限于氮化硅层。
130.请一并参见图20，在其中一个实施例中，步骤s820中，可以采用但不仅限于沉积工艺形成第五侧壁间隔材料层。本实施例中，可以采用单原子层沉积ald工艺于第四侧壁间隔层251的侧壁、填充层30的表面以及基底10的表面形成第五侧壁间隔材料层。随后，可以采
用但不仅限于干法刻蚀工艺刻蚀第五侧壁间隔材料层，以去除填充层30的表面以及基底10的表面的第五侧壁间隔材料层，以形成第五侧壁间隔层252。其中，干法刻蚀工艺可以采用sf6、cf4、o2、ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第五侧壁间隔层252的材料和厚度可以根据实际需要进行设定。本实施例中，第五侧壁间隔层252可以包括但不仅限于氧化硅层。
131.请一并参见图21，在其中一个实施例中，步骤s830中，可以采用但不仅限于沉积工艺形成第六侧壁间隔材料层。本实施例中，可以采用单原子层沉积ald工艺于第五侧壁间隔层252的表面、第三主体40的上表面、填充层30的表面以及基底10的表面形成第六侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第六侧壁间隔材料层，以去除填充层30的表面以及基底10的表面的第六侧壁间隔材料层，以形成第六侧壁间隔层253。其中，干法刻蚀工艺可以采用sf6、cf4、o2、ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第六侧壁间隔层253的材料和厚度可以根据实际需要进行设定。本实施例中，第六侧壁间隔层253可以包括但不仅限于氮化硅层。
132.请一并参见图22，在其中一个实施例中，步骤s90中，可以采用但不仅限于刻蚀工艺去除填充层30，以暴露出第一侧墙220，完成第三主体40的制备。
133.基于同一发明构思，本技术还提供一种半导体结构，采用上述实施例中任一的半导体结构的制备方法制成，在此不再赘述。
134.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
135.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。