半导体结构的制作方法

1.本发明涉及半导体领域，尤其涉及一种半导体结构。


背景技术：

2.半导体制造工艺分为前段器件工艺和后段金属互联工艺，后段金属互联工艺中的后段金属互联层的作用是将前段器件工艺中的前段器件引出以便进行测试或者工作。在半导体制造过程中，后段金属互联线经常会出现短路失效或者开路失效，这主要是源自于设计问题和工艺问题。为了评估设计结构和监控线上工艺稳定度，将复杂的产品结构单独提取出来或者以此结构为单元重组成重复的、大面积的、便于测试的结构，通过对这些测试结构进行电性测试以得到大量相应的电性参数，对这些电性参数进行分析以提前发现问题并解决问题，这种结构被称为测试键(test-key)。测试键几乎遍及制造工艺中的所有层次，且其具有易于测试和易于失效分析等特点。
3.在半导体结构中，连接位线与有源区的位线接触结构(blc)的接触电阻是影响半导体结构性能的一个重要因素，因此，通常会通过测试键测试位线接触结构(blc)的接触电阻。但是，现有的测试键在测试位线接触结构的接触电阻时存在较大误差，不能满足需求。


技术实现要素：

4.本发明所要解决的技术问题是，提供一种半导体结构，其能够减小测量误差，提高测试准确度。
5.为了解决上述问题，本发明提供了一种半导体结构，具有测试区域，在所述测试区域，所述半导体结构包括：
6.半导体衬底，所述半导体衬底具有多个独立设置的有源区，所述有源区沿第一方向延伸；
7.多个位线接触结构，设置在所述半导体衬底上，在第一方向上，每一有源区与两个位线接触结构电连接；
8.多个导线组，沿第二方向排布，每一导线组包括多个导线，所述导线沿第三方向延伸，在第三方向上，每一导线连接相邻的有源区上的两个位线接触结构，以使得导线组两两匹配，形成导电通路。
9.进一步，同一导线组的导线或者不同导线组的导线长度相等。
10.进一步，在同一导线组中，所述导线等间距设置。
11.进一步，不同导线组的导线沿第四方向错位设置。
12.进一步，每一导线组的多个导线由一整根导线沿第四方向按设定距离切割而成，所述导线的端部沿第四方向倾斜。
13.进一步，所述第四方向与所述第二方向的夹角为预设值，所述预设值根据所述位线接触结构的排布而设置，以避免在切割时破坏位线接触结构。
14.进一步，所述预设值为30～50度。
15.进一步，所述第二方向与所述第三方向的夹角为90度。
16.进一步，所述位线接触结构形成多个位线接触结构组，所述位线接触结构组沿第二方向排布。
17.进一步，每一所述位线接触结构组内的位线接触结构沿第三方向排布。
18.进一步，所述半导体结构还包括阵列区，位于所述测试区的有源区的长度大于位于所述阵列区的有源区的长度。
19.本发明的优点在于，相邻的导线组与其对应的位线接触结构及有源区形成一个导电通路，其形成的电阻串联，随着串联的电阻数量越来越多，该导电通路的总电阻会越来越大，则外界的干扰对测量结果的影响会越来越小，降低了半导体结构测试的误差，提高了半导体结构测试的准确度。
附图说明
20.图1为现有的用于测试位线接触结构的接触电阻的测试键结构俯视示意图；
21.图2是图1所示测试键结构中箭头经过区域的等效电路；
22.图3是本发明半导体结构的第一实施例的俯视结构示意；
23.图4是导线与位线接触结构及有源区连接关系示意图；
24.图5是图3所示半导体结构中箭头所经过区域的等效电路图；
25.图6是本发明半导体结构的第二实施例的俯视结构示意。
具体实施方式
26.下面结合附图对本发明提供的半导体结构的具体实施方式做详细说明。
27.图1为现有的用于测试位线接触结构的接触电阻的测试键结构俯视示意图，请参阅图1，在有源区10的延伸方向上，即第一方向a上，每一有源区10与两个位线接触结构11电连接，在第三方向c上，导线12将位于该方向上的所有位线接触结构电连接延伸。
28.当需要进行测试时，对相邻的导线施加电压，以使得同一有源区10上的两个位线接触结构11形成一个导电通路，进而可测量位线接触结构11的电阻。例如，在需要进行测试时，对相邻的第n个导线及第n 1个导线施加电压，第n个导线作为正极，第n 1个导线作为负极，第n个导线与同一个有源区10电连接的位线接触结构111及112、第n 1个导线形成一个导电通路(如图1中箭头所示)，其电阻为r1；第n个导线、与同一个有源区10电连接的位线接触结构113及114、第n 1个导线形成另一个导电通路(如图1中箭头所示)，其电阻为r2；依此类推，形成多个导电通路，其电阻分别为r1、r2、r3及r4。该些导电通路为并联关系，其形成的等效电路如图2所示，在第n个导线及第n 1个导线上施加电压，能够获得该些导电通路的电阻，即能够测量所述位线接触结构的电阻。
29.但是，发明人发现，随着并联的导电通路数目的增加，测量误差较大，不能满足需求。发明人进一步研究发现，造成该种现象的原因在于，随着并联的导电通路数目的增加，并联后的总电阻的数值越来越小，外界微小的干扰都会影响测量结果，造成较大的测量误差。
30.因此，本发明提供了一种半导体结构，其能够减小测量误差，提高测试准确度。
31.图3是本发明半导体结构的第一实施例的俯视结构示意，请参阅图3，所述半导体
结构包括半导体衬底40、多个位线接触结构60及多个导线组。
32.所述半导体衬底40可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
33.所述半导体衬底40被浅沟槽隔离结构隔离，形成多个独立设置的有源区41，所述有源区41沿第一方向a延伸。具体地说，在本实施例中，所述有源区41沿第一方向a延伸，且多个有源区41沿第一方向a排布。由于所述有源区被其上方的介质层等覆盖，因此，在附图中采用虚线绘示所述有源区41。在本实施例中，所述第一方向a为与水平方向呈一锐角夹角的方向。
34.进一步，所述半导体结构还包括阵列区(附图中未绘示)。所述阵列区的半导体衬底也被浅沟槽隔离结构隔离形成多个独立设置的有源区。其中，位于所述测试区的有源区的长度大于位于所述阵列区的有源区的长度。例如，在一实施例中，位于所述测试区的有源区长度为位于所述阵列区的有源区长度的二倍。
35.多个位线接触结构60设置在所述半导体衬底40上。所述位线接触结构60为导电结构，其可与半导体结构的阵列区的位线接触结构在同一步骤中形成，从而能够用于作为测试阵列区的位线接触结构的电阻的测试键。由于所述位线接触结构60被导线遮挡，因此，在附图中，所述位线接触结构60采用虚线绘示。
36.其中，在第一方向a上，即在所述有源区41的延伸方向上，每一所述有源区41与两个位线接触结构60电连接。具体地说，在本实施例中，在第一方向a上，每一有源区41与位于其上方的两个位线接触结构60电连接。
37.其中，在第一方向a上，两个所述位线接触结构60之间具有设定间距。该设定间距可取决于有源区中需要与位线连接的区域的距离，本领域技术人员可根据实际需求设计。例如，在一实施例中，所述有源区41的两端需要与位线接触结构60电连接，则两个位线接触结构60的间距即为所述有源区41两端之间的距离。
38.多个导线组沿第二方向b排布。在本实施例中，所述第二方向b为水平方向，多个导线组沿水平方向排布。所述导线组的数量可根据实际需求设置，在图3中仅示意性地绘示了7个导线组，其不应被视为对本发明的限制。
39.每一导线组包括多个导线70，所述导线70沿第三方向c延伸，多个所述导线70沿第三方向c依次设置。进一步，所述第二方向b与所述第三方向c的夹角为90度，即两个方向垂直。具体地说，在本实施例中，所述第二方向b为水平方向，则所述第三方向c为竖直方向，两者垂直。在本发明其他实施例中，所述第二方向b与第三方向c的夹角也可为一锐角。
40.在第三方向c上，每一导线70连接相邻的有源区41上的两个位线接触结构60，以使得相邻的导线组两两匹配，在测试时形成导电通路。具体地说，在第三方向c上依次排列的有源区所对应的导线组两两配对，在测试时与位线接触结构及有源区形成导电通路。例如，在本实施例中，所述有源区410、411、412、413、414、415、416沿第三方向c依次排列，则该些有源区对应的第n个导线组及第n 1个导线组与位线接触结构及有源区形成导电通路。
41.例如，在本实施例中，所述第n个导线组包括导线701、702、703、704，所述第n 1个
导线组包括导线705、706、707。请参阅图3，所述导线701与两个位线接触结构电连接，在图3中仅绘示一个位线接触结构601，所述位线接触结构601与有源区410电连接；所述导线702与两个位线接触结构602及603电连接，所述位线接触结构602及603分别与有源区411及412电连接；所述导线703与两个位线接触结构604及605电连接，所述位线接触结构604及605分别与有源区413及414电连接；所述导线704与两个位线接触结构电连接，在图3中仅绘示一个位线接触结构606，所述位线接触结构606与有源区415电连接；所述导线705与两个位线接触结构607及608电连接，所述位线接触结构607及608分别与有源区412及413电连接；所述导线706与两个位线接触结构609及610电连接，所述位线接触结构609及610分别与有源区414及415电连接；所述导线707与两个位线接触结构电连接，在图3中仅绘示一个位线接触结构611，所述位线接触结构611与有源区416电连接。
42.当在第n个导线组及第n 1个导线组上施加电压时，与所述第n个导线组及第n 1个导线组对应的位线接触结构及有源区会形成一个导电通路。具体地说，图4是导线与位线接触结构及有源区连接关系示意图，请参阅图3及图4，如图3中箭头所示，当在第n个导线组及第n 1个导线组上施加电压时，导线702、所述位线接触结构603、有源区412、位线接触结构607、导线705、位线接触结构608、有源区413、位线接触结构604、导线703、位线接触结构605、有源区414、位线接触结构609、导线706、位线接触结构610、有源区415、位线接触结构606及导线704形成导电通路。
43.图5为图3所示半导体结构中箭头所经过区域的等效电路图，请参阅图5，导线702经所述位线接触结构603、有源区412、位线接触结构607至导线705之间的电阻为r1，导线705经所述位线接触结构608、有源区413、位线接触结构604至导线703之间的电阻为r2，导线703经所述位线接触结构605、有源区414、位线接触结构609至导线706之间的电阻为r3，导线706经所述位线接触结构610、有源区415、位线接触结构606至导线704之间的电阻为r4。所述电阻r1、r2、r3及r4为串联结构。
44.为了清楚解释本发明技术方案，该实施例仅绘示了导线、位线接触结构及有源区形成的四个电阻，可以理解的是，导线、位线接触结构及有源区能够形成多个电阻，该些电阻串联连接形成一个导电通路。随着串联的电阻越来越多，该导电通路的总电阻会越来越大，则外界的干扰对测量结果的影响会越来越小，降低了半导体结构测试的误差，提高了半导体结构测试的准确度。
45.进一步，所述导线70长度相等。具体地说，位于同一导线组内的导线70等长，或者位于不同导线组内的导线70均等长，以尽量减小导线70对电阻的影响。例如，在本实施例中，位于不同导线组内的导线70均等长，即所有导线的长度相等，而在本发明其他实施例中，同一导线组内的导线长度相等，不同导线组内的导线的长度不相等。
46.进一步，在同一导线组中，所述导线70等间距设置，所述导线70的间距可取决于相邻有源区在导线延伸方向上的距离。例如，在本实施例中，所述导线70的间距取决于相邻的有源区在第三方向c上的距离，该距离越大，导线70的间距越大，该距离越小，导线70的间距越小。在本发明其他实施例中，在第三方向c，所有导线70的间距均相等。
47.进一步，不同导线组的导线沿第四方向错位设置。具体地说，在沿第四方向d方向上，不同导线组的导线错位设置。例如，在沿第四方向d方向上，第n个导线组的导线702与第n 1个导线组的导线705不在同一标准线上，而是错位设置。
48.进一步，在本实施例中，所述位线接触结构60形成多个位线接触结构组，所述位线接触结构组沿第二方向排布。例如，请参阅图3，所述位线接触结构601、602、603、604、605、606形成一个位线接触结构组，所述位线接触结构607、608、609、610、611形成另一个位线接触结构组，该两个位线接触结构组沿第二方向b依次排列。
49.进一步，每一所述位线接触结构组内的位线接触结构沿第三方向排布。例如，在所述位线接触结构601、602、603、604、605、606形成的位线接触结构组中，所述位线接触结构601、602、603、604、605、606沿第三方向c依次排列；在所述位线接触结构607、608、609、610、611形成的位线接触结构组中，所述位线接触结构607、608、609、610、611沿第三方向c依次排列。在本实施例中，同一位线接触结构组内的位线接触结构沿第三方向c对齐排列，在本发明其他实施例中，同一位线接触结构组内的位线接触结构可大致沿第三方向c排列，而并非是对齐排列。
50.在本发明另一实施例中，所述导线的端部沿第四方向倾斜。请参阅图6，其为本发明半导体结构第二实施例的俯视结构示意图，在该实施例中，每一导线组的多个导线由一整根导线沿第四方向按设定距离切割而成，所述导线的端部沿第四方向倾斜。具体地说，第n个导线组的导线由一整根导线沿第四方向d按设定距离切割而成，则切割后，所述导线的端部沿第四方向d倾斜。例如，导线107的端部(如图中箭头所示)沿第四方向d倾斜。所述设定距离设置为，使形成的导线能够连接相邻的两个有源区的位线接触结构。
51.进一步，在第二实施例中，所述第四方向d与所述第二方向b的夹角为预设值，所述预设值根据所述位线接触结构的排布而设置，以避免在切割时破坏位线接触结构。所述预设值可为30～50度，若所述预设值过大或者过小均可能会在切割时经过位线接触结构，进而破坏所述位线接触结构。可以理解的是，为了避免在切割时破坏所述位线接触结构，所述预设值也可根据实际工艺制程选择。
52.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。