半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.当形成包括诸如集成电路的多个半导体器件的装置时，标准单元可以用作于设计和制造集成电路的基础单元(base unit)。标准单元可以用来形成一个或更多个功能电路，并且每个标准单元可以具有相同的占用空间(footprint)(例如，可以具有标准的占用空间)。在设计复杂的电路和组件时使用标准单元减少设计和制造成本。每个标准单元需要电源(vdd)输入和接地(vss)连接。为了对其各种组件提供电力，每个标准单元通常结合到电连接到标准单元的有源层的电力轨以提供电源(vdd)。在一些情况下，可以对每个标准单元提供多个电力轨以分别提供电源(vdd)和接地(vss)。
3.随着半导体技术的进一步发展，集成电路器件的尺寸越来越小。为了实现标准单元面积的进一步减小，通过将电力轨埋入基底内，能够充分利于基底内空间。并且，通过在基底内设置电力轨，有利于实现较好的深宽比，从而有利于降低电力轨的电阻。
4.然而，现有在基底内形成电力轨的半导体结构的性能仍较差。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低工艺难度。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底包括第一区，所述第一区表面具有若干相互分立的鳍部结构；位于所述第一区上的相邻鳍部结构之间的第一开口；位于所述第一区的基底内的第二开口，所述第一开口和所述第二开口相连通；位于所述第二开口内的导电插塞，所述第一开口底部暴露出所述导电插塞顶部表面。
7.可选的，所述基底还包括：与所述第一区相邻的第二区；所述若干相互分立的鳍部结构还位于所述第二区上。
8.可选的，所述第一开口的尺寸大于所述第二开口的尺寸。
9.可选的，所述鳍部结构包括若干沿基底表面法线方向层叠的第一鳍部层、以及位于相邻所述第一鳍部层之间的第二鳍部层，且所述第一鳍部层和所述第二鳍部层的材料不同。
10.可选的，所述导电插塞包括：位于所述第二开口底部和侧壁表面的绝缘层；位于所述绝缘层表面的导电层，且所述导电层填充满所述第二开口。
11.可选的，所述绝缘层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅中的一种或者几种组合；所述导电层的材料包括：钌、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
12.可选的，还包括：位于所述基底表面和所述导电插塞表面的隔离层，所述隔离层覆盖部分鳍部结构的侧壁表面。
13.可选的，所述隔离层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅中的一种或者几种组合。
14.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区，所述第一区表面具有鳍部材料膜；在所述第一区上的鳍部材料膜内形成第一开口；在所述第一区的基底内形成第二开口，所述第一开口和所述第二开口相连通；在所述第二开口内形成导电插塞，所述第一开口底部暴露出导电插塞顶部表面。
15.可选的，所述基底还包括：与所述第一区相邻的第二区，所述鳍部材料膜还位于所述第二区表面。
16.可选的，还包括：形成所述第一开口和所述第二开口之前，在所述鳍部材料膜表面形成第一掩膜层，所述第一掩膜层暴露出部分所述鳍部材料膜表面。
17.可选的，所述第一掩膜层的形成方法包括：在所述鳍部材料膜表面形成相互分立的轴心层；在所述鳍部材料膜表面以及所述轴心层的顶部和侧壁表面形成第一掩膜材料膜；回刻蚀所述第一掩膜材料膜，直至暴露出所述轴心层顶部表面和所述鳍部材料膜表面，形成所述第一掩膜层。
18.可选的，形成所述第一掩膜层之后，去除所述轴心层。
19.可选的，所述第一开口和所述第二开口的形成方法包括：在所述鳍部材料膜上形成图形化层，所述图形化层暴露出部分所述鳍部材料膜表面，且所述图形化层覆盖所述第一掩膜层顶部和侧壁表面；以所述图形化层为掩膜，刻蚀所述鳍部材料膜，直至暴露出所述基底表面，在所述第一区上的鳍部材料膜内形成所述第一开口；以所述图形化层为掩膜，刻蚀部分所述基底，在所述第一区的所述基底内形成所述第二开口；形成所述第二开口之后，去除所述图形化层。
20.可选的，还包括：形成所述第一开口之后，形成所述第二开口之前，在所述第一开口的侧壁表面形成第二掩膜层；形成所述第二掩膜层之后，以所述图形化层和第二掩膜层为掩膜，刻蚀部分所述基底，在所述基底内形成所述第二开口；形成所述第二开口之后，去除所述图形化层和第二掩膜层。
21.可选的，所述第二掩膜层的厚度范围为30埃至100埃。
22.可选的，所述第二掩膜层的形成方法包括：在所述第一开口底部和侧壁以及图形化层表面形成第二掩膜材料膜；回刻蚀所述第二掩膜材料膜，直至暴露出所述第一开口底部，在所述第一开口侧壁表面形成所述第二掩膜层。
23.可选的，所述导电插塞的形成方法包括：在所述第二开口的底部和侧壁表面、所述第一开口的侧壁表面以及所述鳍部材料膜表面形成绝缘材料膜；在所述绝缘材料膜表面形成导电材料膜，且所述导电材料膜填充满所述第二开口；回刻蚀所述导电材料膜，直至暴露出第一开口底部，形成所述导电插塞。
24.可选的，还包括：形成所述导电插塞之后，刻蚀所述鳍部材料膜，直至暴露出所述基底表面，形成若干相互分立的鳍部结构，且所述第一开口暴露出所述第一区上的鳍部结构侧壁表面；在所述基底表面和导电插塞表面形成隔离层，所述隔离层覆盖部分所述鳍部结构的侧壁表面。
25.可选的，还包括：形成导电插塞之后，形成所述鳍部结构之前，在所述第一开口内形成初始隔离层；形成所述初始隔离层之后，去除所述轴心层。
26.可选的，刻蚀所述鳍部材料膜，形成若干相互分立的鳍部结构的方法包括：以所述第一掩膜层和所述初始隔离层为掩膜，刻蚀所述鳍材部料膜，直至暴露出基底表面，形成所述鳍部结构。
27.可选的，所述隔离层的形成方法包括：在所述基底表面形成隔离材料膜，所述隔离材料膜覆盖所述初始隔离层表面，且所述隔离材料膜顶部表面高于所述鳍部结构顶部表面；平坦化所述隔离材料膜和所述初始隔离层，直至暴露出所述鳍部结构顶部表面，形成初始隔离材料层；回刻蚀所述初始隔离材料层，形成所述隔离层。
28.可选的，所述鳍部材料膜包括若干沿基底表面法线方法层叠的第一鳍部材料膜以及位于相邻第一鳍部材料膜之间的第二鳍部材料膜，且所述第一鳍部材料膜和所述第二鳍部材料膜的材料不同；刻蚀所述鳍部材料膜，使所述第一鳍部材料膜形成第一鳍部层，使第二鳍部材料膜形成第二鳍部层，所述第一鳍部层和所述第二鳍部层构成所述鳍部结构。
29.可选的，所述鳍部材料膜表面还具有保护层，所述第一掩膜层位于所述保护层表面。
30.与现有技术相比，本发明的技术方案具有以下有益效果：
31.本发明技术方案提供的半导体结构的形成方法中，形成隔离层之前，在基底内形成第二开口，所述第一开口和第二开口是通过刻蚀第一区基底和基底表面的鳍部材料膜而形成，由于所述鳍部材料膜的厚度较小，使得形成的第二开口底部到鳍部材料膜顶部表面的距离较小，从而形成第二开口的难度降低，从而降低了工艺难度，且提高了第二开口的形貌。
32.进一步，形成第一开口之后，形成第二开口之前，还包括：在所述第一开口的侧壁表面形成第二掩膜层，所述第二掩膜层的作用在于，一方面，所述第二掩膜层能够保护第一开口侧壁的鳍部材料膜，使得在刻蚀基底形成的第二开口的过程中，不容易对鳍部材料膜造成刻蚀损伤，另一方面，通过所述以第二掩膜层和图形化层为掩膜刻蚀基底，形成的第二开口的尺寸小于第一开口的尺寸，从而位于第一开口底部的基底能够弥补第二开口对应力的削弱作用，使得后续刻蚀形成鳍部结构的过程中，所述基底对鳍部结构两侧的应力较一致，从而所述鳍部结构不容易发生倾斜。综上，有利于提高形成的半导体结构的性能。
33.进一步，由于第一开口的尺寸大于第二开口的尺寸，所述第一开口不仅暴露出导电插塞，还暴露出部分基底表面，通过在刻蚀鳍部材料膜形成鳍部结构之前，在第一区上的第一开口内形成初始隔离层，所述初始隔离层覆盖第一开口底部的基底，使得以第一掩膜层为掩膜，刻蚀形成鳍部结构的过程中，由于初始隔离层的保护作用，刻蚀鳍部材料膜的工艺不会对第一开口底部暴露的基底材料和导电插塞材料造成刻蚀损伤，有利于提高形成的半导体结构的性能。
附图说明
34.图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图；
35.图4至图15是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
36.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不
限定于是否直接接触。
37.首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图。
38.请参考图1，提供基底100，所述基底100表面具有鳍部材料膜(图中未示出)；刻蚀所述鳍部材料膜，形成相互分立的鳍部结构110。
39.请参考图2，在所述基底100上形成覆盖所述鳍部结构110的隔离层120，所述隔离层120的顶部表面高于所述鳍部结构110的顶部表面。
40.请参考图3，刻蚀所述隔离层120和隔离层120底部的基底100，在所述隔离层120内形成第一开口130，在所述基底100内形成第二开口(图中未示出)；在所述第二开口内形成导电插塞140。
41.上述方法中，所述导电插塞140用为作为标准单元的电力轨，提供电源。通过在基底100内形成导电插塞140，一方面，所述导电插塞140位于基底100内，有利于节省位于基底100上的面积，另一方面，能够在基底100内形成深宽比较小的第二开口，有利于降低在所述第二开口内形成的导电插塞140的电阻。
42.然而，为了在基底100内形成导电插塞140，需要刻蚀隔离层120，在隔离层120内形成暴露出基底100表面的第一开口130之后，继续刻蚀第一开口130底部的基底100，在基底100内形成第二开口，形成所述第二开口之后，在所述第二开口内形成导电插塞140。由于所述隔离层120的作用在于，一方面，用于电隔离相邻的鳍部结构110，另一方面，用于为后续形成金属线提供支撑，因此，所述隔离层120的厚度通常大于鳍部结构110的厚度，所述隔离层120的厚度较大。所述隔离层120厚度较大，使得第二开口底部到隔离层120顶部表面的距离较大，容易导致在基底100内形成第二开口的刻蚀工艺难度较大。
43.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，通过刻蚀所述鳍部材料膜和基底，在所述第一区上的鳍部材料膜内形成第一开口；在所述第一区的基底内形成第二开口，所述第一开口和所述第二开口相连通；在所述第二开口内形成导电插塞，所述第一开口底部暴露出导电插塞顶部表面。所述第一开口和所述第二开口是通过刻蚀第一区基底和基底表面的鳍部材料膜而形成，由于所述鳍部材料膜的厚度较小，使得形成的第二开口底部到鳍部材料膜顶部表面的距离较小，从而形成第二开口的难度降低，从而降低了工艺难度，且改善了所述第二开口的形貌。
44.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
45.图4至图15是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
46.请参考图4，提供基底200，所述基底200包括第一区i，所述第一区i表面具有鳍部材料膜。
47.在本实施例中，所述基底200还包括：与所述第一区i相邻的第二区ii，所述鳍部材料膜还位于所述第二区ii表面。
48.在本实施例中，所述基底200为单晶硅。在其他实施例中，所述基底的材料还可以为单晶锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。
49.所述鳍部材料膜包括若干沿基底200表面法线方法层叠的第一鳍部材料膜211以及位于相邻所述第一鳍部材料膜211之间的第二鳍部材料膜212，且所述第一鳍部材料膜
211和所述第二鳍部材料膜212的材料不同。
50.在本实施例中，所述第一鳍部材料膜211的材料为硅，所述第二鳍部材料膜212的材料硅锗。
51.在本实施例中，所述鳍部材料膜表面还具有保护层213。
52.所述保护层213用于保护鳍部材料膜表面，减少后续的工艺对鳍部材料膜造成损伤，从而有利于提高形成的半导体结构的性能。
53.在本实施例中，所述保护层213包括：位于所述鳍部材料膜表面的第一保护部2131、位于所述第一保护部2131表面的第二保护部2132以及位于所述第二保护部2132表面的第三保护部2133。
54.在本实施例中，所述第一保护部2131的材料为氧化硅；所述第二保护部2132的材料为氧化硅；所述第三保护部2133的材料为氮化硅，其中，所述第一保护部2131通过炉管工艺形成，所述第二保护部2132通过沉积工艺形成，所述第一保护部2131的致密性较高，从而对鳍部材料膜能够起到较好的保护作用
55.请参考图5，在所述鳍部材料膜表面形成第一掩膜层220，所述第一掩膜层220暴露出部分所述鳍部材料膜表面。
56.所述第一掩膜层220用于作为后续刻蚀鳍部材料膜，形成鳍部结构的掩膜。
57.具体的，所述第一掩膜层220位于所述保护层213表面，所述第一掩膜层220暴露出所述鳍部材料膜表面的保护层213表面。
58.在本实施例中，采用多重图形化工艺形成所述第一掩膜层220。
59.所述第一掩膜层220的形成方法包括：在所述鳍部材料膜表面形成相互分立的轴心层221；在所述鳍部材料膜表面以及轴心层221的顶部和侧壁表面形成第一掩膜材料膜(图中未示出)；回刻蚀所述第一掩膜材料膜，直至暴露出轴心层221顶部表面和鳍部材料膜表面，形成所述第一掩膜层220。
60.所述第一掩膜层220的材料和轴心层221的材料不同。
61.在本实施例中，所述轴心层221的材料为含碳氧的有机材料，所述第一掩膜层220的材料为氮化硅。
62.在本实施例中，形成所述第一掩膜层220之后，不去除所述轴心层221。
63.在其他实施例中，还可以为形成所述第一掩膜层之后，去除所述轴心层。
64.接着，在所述第一区i上的鳍部材料膜内形成第一开口；在所述第一区i的基底200内形成第二开口，所述第一开口和第二开口相连通，具体形成所述第一开口和第二开口的过程请参考图6至图9。
65.请参考图6，在所述鳍部材料膜上形成图形化层230，所述图形化层230暴露出部分所述鳍部材料膜表面，且所述图形化层230覆盖所述第一掩膜层220顶部和侧壁表面。
66.所述图形化层230用于作为后续形成第一开口和第二开口的掩膜。
67.具体的，在本实施例中，所述图形化层230还覆盖所述轴心层221表面。
68.在本实施例中，所述图形化层230的材料为光刻胶，通过光刻工艺形成所述图形化层230，所述图形化层230内具有图案。
69.请参考图7，以所述图形化层230为掩膜，刻蚀所述鳍部材料膜，直至暴露出所述基底200表面，在所述第一区i上的所述鳍部材料膜内形成所述第一开口241。
70.具体的，刻蚀所述鳍部材料膜和所述鳍部材料膜表面的保护层213，在所述鳍部材料膜和所述保护层213内形成所述第一开口241。
71.刻蚀所述鳍部材料膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
72.在本实施例中，采用干法刻蚀工艺形成所述第一开口241，有利于形成侧壁形貌较好的第一开口241。
73.请参考图8，在所述第一开口241的侧壁表面形成第二掩膜层250。
74.所述第二掩膜层250的厚度范围为30埃至100埃。
75.所述厚度指的是沿鳍部材料膜延伸方向上的尺寸。
76.选择所述厚度范围的第二掩膜层250的意义在于：若所述厚度小于30埃，厚度太薄的第二掩膜层250，一方面，所述第二掩膜层250无法充分对第一开口241侧壁的鳍部材料膜起到保护作用，导致后续形成第二开口的过程中，仍容易对鳍部材料膜造成刻蚀损伤；另一方面，所述第一开口241大于第二开口的程度太小，位于第一开口241底部的基底200对鳍部材料膜的应力仍较小，使得后续刻蚀鳍部材料膜过程中，形成的鳍部结构仍较容易发生倾斜；若所述厚度大于100埃，导致后续形成的第二开口的尺寸过小，不利于后续在所述第二开口内填充材料形成导电结构，使得形成的半导体结构的性能较差。
77.所述第二掩膜层250的作用在于，一方面，所述第二掩膜层250能够保护第一开口241侧壁的鳍部材料膜，使得在后续刻蚀基底200形成的第二开口的过程中，不容易对鳍部材料膜造成刻蚀损伤，另一方面，通过以所述第二掩膜层250和图形化层230为掩膜刻蚀所述基底200，使得后续形成的第二开口的尺寸小于第一开口241的尺寸，从而位于第一开口241底部的所述基底200部分能够弥补第二开口对应力的削弱作用，使得后续刻蚀形成鳍部结构的过程中，所述基底200对鳍部结构两侧的应力较一致，从而所述鳍部结构不容易发生倾斜。综上，形成所述第二掩膜层250，有利于提高形成的半导体结构的性能。
78.所述第二掩膜层250的形成方法包括：在所述第一开口241底部和侧壁以及图形化层230表面形成第二掩膜材料膜(图中未示出)；回刻蚀所述第二掩膜材料膜，直至暴露出第一开口241底部，在所述第一开口241侧壁表面形成所述第二掩膜层250。
79.所述第二掩膜层250和第一掩膜层220的材料不同，从而回刻蚀第二掩膜材料膜形成所述第二掩膜层250的过程中，不会对所述第一掩膜层220造成刻蚀损伤，从而使得后续以所述第一掩膜层220为掩膜，刻蚀形成鳍部结构的图形准确度较好。
80.在本实施例中，所述第二掩膜层250的材料为氧化硅。
81.请参考图9，形成所述第二掩膜层250之后，以所述图形化层230和所述第二掩膜层250为掩膜，刻蚀部分所述基底200，在所述基底200内形成第二开口242。
82.由于所述第一开口241通过以图形化层230为掩膜，进行刻蚀而形成，所述第二开口242通过以图形化层230和第二掩膜层250为掩膜，进行刻蚀而形成，因此，所述第一开口241的尺寸w1大于所述第二开口242的尺寸w2。
83.需要说明的是，所述尺寸指的是沿鳍部材料膜延伸方向上的尺寸。
84.在本实施例中，还包括：形成所述第二开口242之后，去除所述图形化层230和所述第二掩膜层250。
85.接着，在所述第二开242口内形成导电插塞，所述第一开口241底部暴露出导电插
塞顶部表面，具体形成所述导电插塞的过程请参考图10至图11。
86.请参考图10，在所述第二开口242的底部和侧壁表面、第一开口241的侧壁表面以及鳍部材料膜表面形成绝缘材料膜261；在所述绝缘材料膜261表面形成导电材料膜262，且所述导电材料膜262填充满所述第二开口242。
87.所述绝缘材料膜261和导电材料膜262为后续形成导电插塞提供材料。
88.具体的，在本实施例中，所述绝缘材料膜261位于所述鳍部材料膜表面的保护层213表面，且位于第一掩膜层220和轴心层221表面。
89.所述绝缘材料膜261的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅中的一种或者几种组合。
90.在本实施例中，所述绝缘材料膜261的材料为氧化硅。
91.所述导电材料膜262的材料包括：钌、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
92.在本实施例中，所述导电材料膜262的材料为钌。
93.请参考图11，回刻蚀所述导电材料膜262，直至暴露出第一开口241底部，形成所述导电插塞270。
94.具体的，回刻蚀所述导电材料膜262，形成导电层272，所述导电插塞270包括所述导电层272。
95.在本实施例中，回刻蚀所述导电材料膜262的过程中，还回刻蚀所述绝缘材料膜261，使绝缘材料膜261形成绝缘层271，所述绝缘层271位于所述第二开口242的底部和侧壁表面，所述导电插塞270包括所述绝缘层271和位于绝缘层271表面的导电层272，所述导电层272填充满所述第二开口242。
96.请参考图12，在所述第一开口241内形成初始隔离层280。
97.所述初始隔离层280用于保护所述第一开口241底部的所述导电插塞270和所述基底200。
98.由于所述第一开口241的尺寸w1大于所述第二开口242的尺寸w2，所述第一开口241不仅暴露出导电插塞270，还暴露出部分基底200表面，通过在刻蚀鳍部材料膜形成鳍部结构之前，在第一区i上的第一开口241内形成初始隔离层280，所述初始隔离层280覆盖第一开口241底部的基底200和导电插塞270，使得以第一掩膜层220为掩膜，刻蚀形成鳍部结构的过程中，由于初始隔离层280的保护作用，刻蚀鳍部材料膜的工艺不会对第一开口241底部暴露的基底200材料和导电插塞270材料造成刻蚀损伤，有利于提高形成的半导体结构的性能。
99.在本实施例中，形成所述初始隔离层280之后，去除所述轴心层221。
100.在本实施例中，形成鳍部结构之后，不去除所述初始隔离层280，从而所述初始隔离层还为后续形成隔离层提供材料。
101.所述初始隔离层280的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅中的一种或者几种组合。在本实施例中，所述初始隔离层280的材料为氧化硅。
102.在本实施例中，采用流体化学气相沉积工艺形成所述初始隔离层280，有利于形成的初始隔离层280较好地填充于第一开口241内。
103.请参考图13，刻蚀所述鳍部材料膜，直至暴露出基底200表面，形成若干相互分立
的鳍部结构，且所述第一开口241(如图11所示)暴露出第一区i上的鳍部结构侧壁表面。
104.具体的，在本实施例中，形成所述初始隔离层280之后，以所述第一掩膜层220和初始隔离层280为掩膜，刻蚀所述鳍材部料膜，直至暴露出基底200表面，形成所述鳍部结构，且位于所述第一开口241内的所述初始隔离层280位于第一区i上的鳍部结构的侧壁表面。
105.在本实施例中，以所述第一掩膜层220和所述初始隔离层280为掩膜，刻蚀所述鳍材部料膜的过程中，还刻蚀所述鳍部材料膜表面的保护层213。
106.所述鳍部结构包括若干沿基底200表面法线方向层叠的第一鳍部层291、以及位于相邻第一鳍部层291之间的第二鳍部层292，且所述第一鳍部层291和所述第二鳍部层292的材料不同。
107.接着，在所述基底200表面和所述导电插塞270表面形成隔离层，所述隔离层覆盖部分所述鳍部结构的侧壁表面，具体形成所述隔离层的过程请参考图14至图15。
108.请参考图14，在所述基底200表面形成隔离材料膜281，所述隔离材料膜281覆盖所述初始隔离层280表面，且所述隔离材料膜281顶部表面高于所述鳍部结构顶部表面。
109.所述隔离材料膜281用于为后续形成隔离层提供材料。
110.在本实施例中，所述初始隔离层280在形成鳍部结构之后不被去除，使得所述初始隔离层280能够为后续形成隔离层提供材料，从而有利于节省工艺时间和工艺成本。
111.在本实施例中，所述初始隔离层280和隔离材料膜281的材料相同，为氧化硅。在其他实施例中，所述初始隔离层和隔离材料膜的材料不同。
112.在本实施例中，采用流体化学气相沉积工艺形成所述隔离材料膜281，有利于使隔离材料膜281能够较好的填充于相邻鳍部结构之间。
113.请参考图15，平坦化所述隔离材料膜281和初始隔离层280，直至暴露出鳍部结构顶部表面，形成初始隔离材料层(图中未示出)；回刻蚀所述初始隔离材料层，形成所述隔离层282。
114.所述隔离层282的作用在于对不同器件之间进行电学隔离。
115.在本实施例中，平坦化所述隔离材料膜281和所述初始隔离层280的工艺为化学机械研磨工艺。
116.具体的，在本实施例中，所述隔离层282包括由刻蚀隔离材料膜281形成的第一隔离部2821和由刻蚀初始隔离层280形成的第二隔离部2822。
117.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：基底200，所述基底200包括第一区i，所述第一区i表面具有若干相互分立的鳍部结构；位于所述第一区i上的相邻鳍部结构之间的第一开口241；位于所述第一区i的基底200内的第二开口242，所述第一开口241和所述第二开口242相连通；位于所述第二开口242(图9中所示)内的导电插塞270，所述第一开口241底部暴露出所述导电插塞270顶部表面。
118.所述基底200还包括：与所述第一区i相邻的第二区ii；所述若干相互分立的鳍部结构还位于所述第二区ii上。
119.所述第一开口241的尺寸w1大于所述第二开口242的尺寸w2。
120.所述鳍部结构包括若干沿基底200表面法线方向层叠的第一鳍部层291、以及位于相邻所述第一鳍部层291之间的第二鳍部层292，且所述第一鳍部层291和所述第二鳍部层292的材料不同。
121.所述导电插塞270包括：位于所述第二开口242底部和侧壁表面的绝缘层271；位于所述绝缘层271表面的导电层272，且所述导电层272填充满所述第二开口242。
122.所述绝缘层271的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅中的一种或者几种组合；所述导电层272的材料包括：钌、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
123.在本实施例中，所述导电层272的材料为钌。
124.所述半导体结构还包括：位于所述基底200表面和所述导电插塞270表面的隔离层282，所述隔离层282覆盖部分鳍部结构的侧壁表面。
125.所述隔离层282的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅中的一种或者几种组合。
126.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。