半导体存储器装置及该半导体存储器装置的制造方法与流程

1.本公开总体上涉及半导体存储器装置及该半导体存储器装置的制造方法，更具体地，涉及三维半导体存储器装置及该三维半导体存储器装置的制造方法。


背景技术：

2.半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置包括三维布置的存储器单元，使得能够增加基板的每单位面积的存储器单元的数量。
3.为了提高三维半导体装置的集成度，可以增加存储器单元的层叠数量。


技术实现要素：

4.根据本公开的实施方式的一种半导体存储器装置可以包括：位线，其与外围电路层交叠；层间绝缘层和导电图案，其在位线上沿第一方向交替地层叠；垂直沟道，其连接至位线，该垂直沟道贯穿层间绝缘层和导电图案，该垂直沟道在第一方向上比层叠的层间绝缘层和导电图案突出更远；连接图案，其与每个垂直沟道的在第一方向上比层叠的层间绝缘层和导电图案突出更远的部分接触，该连接图案连接垂直沟道；源极沟道，其与连接图案接触，该源极沟道在第一方向上延伸；以及源极选择线，其围绕源极沟道。
5.根据本公开的实施方式的一种半导体存储器装置可以包括：字线，其包括第一区域、第二区域和在第一区域和第二区域之间的第三区域；第一垂直沟道，其贯穿字线的第一区域，该第一垂直沟道在第一方向上延伸；第一连接图案，其与字线的第一区域交叠，以在第一方向上与字线间隔开，该第一连接图案与第一垂直沟道的侧壁接触；第一源极沟道，其与第一连接图案接触，第一源极沟道在第一方向上延伸；以及第一源极选择线，其与字线的第一区域交叠，以在第一方向上与第一连接图案间隔开，第一源极选择线围绕第一源极沟道。
6.根据本公开的实施方式的一种制造半导体存储器装置的方法可以包括：在牺牲基板上形成源极选择栅极层；形成贯穿源极选择栅极层的第一源极沟道，该第一源极沟道与牺牲基板接触；形成连接至第一源极沟道的初步连接结构；形成包括第一垂直沟道和导电图案的单元层叠结构，其中第一垂直沟道与初步连接结构接触并且在第一方向上延伸，并且其中，导电图案围绕第一垂直沟道并且在第一方向上彼此间隔开地层叠；形成连接至第一垂直沟道的位线；在位线上形成第一接合结构；形成包括外围电路和与外围电路交叠的第二接合结构的外围电路层；将第一接合结构和第二接合结构彼此接合；去除牺牲基板以暴露第一源极沟道；以及形成贯穿源极选择栅极层和初步连接结构的源极狭缝绝缘层，该源极选择栅极层和该初步连接结构与外围电路层交叠。
附图说明
7.在附图中，为了图示清楚，可以夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，该元件能够是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元
件。贯穿全文，相似的附图标记指代相似的元件。
8.图1是例示了根据本公开的实施方式的半导体存储器装置的存储块的电路图。
9.图2是示意性地例示了根据本公开的实施方式的半导体存储器装置的立体图。
10.图3a至图3d是例示了根据本公开的实施方式的半导体存储器装置的源极选择线、字线、漏极选择线和位线的平面图。
11.图4a和图4b是根据本公开的实施方式的半导体存储器装置的截面图。
12.图5a至图5c是例示了根据本公开的实施方式的垂直沟道和源极沟道的放大截面图。
13.图6a至图6d是例示了根据本公开的实施方式的形成源极沟道的工艺的截面图。
14.图7a至图7d是例示了根据本公开的实施方式的形成初步连接结构的工艺的截面图。
15.图8a和图8b是例示了根据本公开的实施方式的形成导电图案的工艺的截面图。
16.图9是例示了根据本公开的实施方式的形成漏极选择线的工艺的截面图。
17.图10是例示了根据本公开的实施方式的形成位线的工艺的截面图。
18.图11是例示了根据本公开的实施方式的形成第一接合结构的工艺的截面图。
19.图12是例示了根据本公开的实施方式的接合工艺的截面图。
20.图13a和图13b是例示了根据本公开的实施方式的形成源极选择线和连接图案的工艺的截面图。
21.图14是例示了根据本公开的实施方式的形成源极层的工艺的截面图。
22.图15a和图15b是例示了根据本公开的实施方式的形成初步连接结构的工艺的截面图。
23.图16是例示了根据本公开的实施方式的存储器系统的配置的框图。
24.图17是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
25.本文所公开的特定结构或功能描述仅是出于描述根据本公开的概念的实施方式的目的而例示的。根据本公开的概念的实施方式能够以各种形式实现，并且它们不应被解释为限于本文所阐述的特定实施方式。
26.在下文中，术语“第一”和“第二”用于将一个组件与另一组件区分开，并不意味着暗示组件的特定数量或次序。这些术语可以用于描述各种组件，但是这些组件不受这些术语的限制。
27.实施方式提供了可以提高制造工艺稳定性的半导体存储器装置及该半导体存储器装置的制造方法。
28.图1是例示了根据本公开的实施方式的半导体存储器装置的存储块的电路图。
29.半导体存储器装置可以包括多个存储块blk。每个存储块blk可以包括多个存储器单元串ms1和ms2。
30.存储器单元串ms1和ms2可以经由连接图案cp1和cp2以及源极选择晶体管sst连接至公共源极线csl。源极选择晶体管sst可以并联连接至公共源极线csl。源极选择晶体管sst可以经由连接图案cp1和cp2连接至存储器单元串ms1和ms2。存储器单元串ms1和ms2可
以经由漏极选择晶体管dst连接至位线bl。存储器单元串ms1和ms2中的每一个可以包括串联连接的多个存储器单元mc。
31.源极选择晶体管sst的栅极可以连接至源极选择线ssl1和ssl2。共同连接至源极选择线ssl1和ssl2中的任一个的多个源极选择晶体管sst可以共同连接至连接图案cp1和cp2中的任一个。
32.连接图案cp1和cp2中的每一个可以电连接多个存储器单元串。连接图案cp1和cp2中的每一个与公共源极线csl之间的连接可以由施加到源极选择线ssl1和ssl2的信号来控制。
33.漏极选择晶体管dst的栅极可以连接至漏极选择线dsl1和dsl2。存储器单元串ms1或ms2可以分别连接至与漏极选择线dsl1和dsl2中的每一条共同连接的漏极选择晶体管dst。
34.多个存储器单元mc的栅极可以连接至多条字线wl。字线wl可以设置在不同的高度处，并且设置在相同高度的存储器单元mc的栅极可以连接至相同的字线wl。
35.由每条字线wl选择的存储器单元串ms1和ms2可以被划分为可由漏极选择线dsl1和dsl2单独选择的存储器单元串组。
36.为了使读取干扰最小化，由源极选择线ssl1和ssl2中的每一条所选择的存储器单元串的数量可以小于由每条字线wl所选择的存储器单元串的数量。在实施方式中，能够由源极选择线ssl1和ssl2单独选择的存储器单元串可以与能够由漏极选择线dsl1和dsl2单独选择的存储器单元串相同。
37.在下文中，将主要基于其中存储块blk包括彼此隔离的第一源极选择线ssl1和第二源极选择线ssl2并且包括彼此隔离的第一漏极选择线dsl1和第二漏极选择线dsl2的实施方式来描述本公开。然而，本公开不限于此，并且存储块blk可以包括彼此隔离的三条或更多条源极选择线和彼此隔离的三条或更多条漏极选择线。
38.存储器单元串ms1和ms2可以包括第一存储器单元串组和第二存储器单元串组，该第一存储器单元串组包括第一存储器单元串，并且该第二存储器单元串组包括第二存储器单元串ms2。第一存储器单元串ms1可以并联连接至第一连接图案cp1。
39.第二存储器单元串ms2可以并联连接至第二连接图案。
40.第一存储器单元串ms1可以在连接至第一源极选择线ssl1的源极选择晶体管sst的控制下连接至公共源极线csl，并且在连接至第一漏极选择线dsl1的漏极选择晶体管dst的控制下分别连接至位线bl。第二存储器单元串ms2可以在连接至第二源极选择线ssl2的源极选择晶体管sst的控制下连接至公共源极线csl，并且在连接至第二漏极选择线dsl2的漏极选择晶体管dst的控制下分别连接至位线bl。
41.漏极选择晶体管dst可以分别连接至第一存储器单元串ms1和第二存储器单元串ms2。第一连接图案cp1和第二连接图案cp2中的每一个可以连接至两个或更多个源极选择晶体管sst。连接至第一连接图案cp1的源极选择晶体管sst的数量可以小于连接至第一连接图案cp1的第一存储器单元串ms1的数量。类似地，连接至第二连接图案cp2的源极选择晶体管sst的数量可以小于连接至第二连接图案cp2的第二存储器单元串ms2的数量。一对第一存储器单元串ms1和第二存储器单元串ms2可以连接至每条位线bl。
42.图2是示意性地例示了根据本公开的实施方式的半导体存储器装置的立体图。在
以下附图中，第一方向d1、第二方向d2和第三方向d3可以分别对应于xyz笛卡尔坐标系中彼此正交的x轴、y轴和z轴所面对的方向。如本文所使用的交叉方向是指不同的方向。在一些实施方式中，交叉方向是指正交方向。
43.半导体存储器装置可以包括彼此隔离的栅极层叠结构gst[a]和gst[b]。栅极层叠结构gst[a]和gst[b]可以通过彼此连接的第一狭缝si1和第二狭缝si2彼此隔离。图2例示了半导体存储器装置的第一栅极层叠结构gst[a]和第二栅极层叠结构gst[b]。第一栅极层叠结构gst[a]和第二栅极层叠结构gst[b]中的每一个可以构成存储块。
[0044]
第一栅极层叠结构gst[a]可以包括第一漏极选择线dsl1[a]、第二漏极选择线dsl2[a]、多条字线wl[a]、多个第一垂直沟道vc1[a]、多个第二垂直沟道vc2[a]、第一连接图案cp1[a]、第二连接图案cp2[a]、第一源极选择线ssl1[a]、第二源极选择线ssl2[a]、第一源极沟道sc1[a]和第二源极沟道sc2[a]。
[0045]
字线wl[a]可以在第一方向d1上彼此间隔开地层叠。每条字线wl[a]可以包括第一区域r1、第二区域r2以及在第一区域r1和第二区域r2之间的第三区域r3。
[0046]
第一区域r1和第二区域r2中的每一个可以在第二方向d2和第三方向d3上延伸。第三区域r3在第三方向d3上的宽度可以被限定为窄于第一区域r1和第二区域r2中的每一个在第三方向d3上的宽度。第三区域r3可以在第二方向d2上延伸。
[0047]
第一垂直沟道vc1[a]可以在第一方向d1上延伸以贯穿每条字线wl[a]的第一区域r1。第二垂直沟道vc2[a]可以在第一方向d1上延伸以贯穿每条字线wl[a]的第二区域r2。换句话说，每条字线wl[a]可以延伸以围绕第一垂直沟道vc1[a]和第二垂直沟道vc2[a]。
[0048]
第一连接图案cp1[a]可以在第一方向d1上与字线wl[a]间隔开，并且与每条字线wl[a]的第一区域r1交叠。第一连接图案cp1[a]可以连接第一垂直沟道vc1[a]。
[0049]
第二连接图案cp2[a]可以在第一方向d1上与字线wl[a]间隔开，并且与每条字线wl[a]的第二区域r2交叠。第二连接图案cp2[a]可以连接第二垂直沟道vc2[a]。
[0050]
第一源极选择线ssl1[a]可以在第一方向d1上与第一连接图案cp1[a]间隔开，并且与每条字线wl[a]的第一区域r1交叠。第一源极沟道sc1[a]可以与第一连接图案cp1[a]接触，并且在第一方向d1上延伸以贯穿第一源极选择线ssl1[a]。
[0051]
第二源极选择线ssl2[a]可以在第一方向d1上与第二连接图案cp2[a]间隔开，并且与每条字线wl[a]的第二区域r2交叠。第二源极沟道sc2[a]可以与第二连接图案cp2[a]接触，并且在第一方向d1上延伸以贯穿第二源极选择线ssl2[a]。
[0052]
第一连接图案cp1[a]可以通过源极狭缝ss与第二连接图案cp2[a]隔离。源极狭缝ss可以设置在第一连接图案cp1[a]和第二连接图案cp2[a]之间。源极狭缝ss可以在第一源极选择线ssl1[a]和第二源极选择线ssl2[a]之间延伸。第一源极选择线ssl1[a]可以通过源极狭缝ss与第二源极选择线ssl2[a]隔离。源极狭缝ss可以与每条字线wl[a]的第三区域r3交叠。
[0053]
第一漏极选择线dsl1[a]可以与第一源极选择线ssl1[a]交叠，并且字线wl[a]介于第一漏极选择线dsl1[a]和第一源极选择线ssl1[a]之间。第一漏极选择线dsl1[a]可以延伸以围绕第一垂直沟道vc1[a]。
[0054]
第二漏极选择线dsl2[a]可以与第二源极选择线ssl2[a]交叠，并且字线wl[a]介于第二漏极选择线dsl2[a]和第二源极选择线ssl2[a]之间。第二漏极选择线dsl2[a]可以
延伸以围绕第二垂直沟道vc2[a]。
[0055]
第一漏极选择线dsl1[a]可以通过漏极狭缝sd与第二漏极选择线dsl2[a]隔离。漏极狭缝sd可以设置在第一漏极选择线dsl1[a]和第二漏极选择线dsl2[a]之间。漏极狭缝sd可以与每条字线wl[a]的第三区域r3交叠，并且设置在第一垂直沟道vc1[a]和第二垂直沟道vc2[a]之间。
[0056]
类似于第一栅极层叠结构gst[a]，第二栅极层叠结构gst[b]可以包括第一漏极选择线dsl1[b]、第二漏极选择线dsl2[b]、多条字线wl[b]、多个第一垂直沟道vc1[b]、多个第二垂直沟道vc2[b]、第一连接图案cp1[b]、第二连接图案cp2[b]、第一源极选择线ssl1[b]、第二源极选择线ssl2[b]、第一源极沟道sc1[b]和第二源极沟道sc2[b]。
[0057]
第一栅极层叠结构gst[a]的字线wl[a]可以通过第一狭缝si1与第二栅极层叠结构gst[b]的字线wl[b]隔离。第一栅极层叠结构gst[a]的第一漏极选择线dsl1[a]和第二漏极选择线dsl2[a]可以通过第一狭缝si1与第二栅极层叠结构gst[b]的第一漏极选择线dsl1[b]和第二漏极选择线dsl2[b]隔离。第一栅极层叠结构gst[a]的第一源极选择线ssl1[a]和第二源极选择线ssl2[a]可以通过第二狭缝si2与第二栅极层叠结构gst[b]的第一源极选择线ssl1[b]和第二源极选择线ssl2[b]隔离。
[0058]
根据上述结构，字线wl[a]和wl[b]各自的宽度ww可以形成为比漏极选择线dsl1[a]、dsl2[a]、dsl1[b]和dsl2[b]各自的宽度wd、源极选择线ssl1[a]、ssl2[a]、ssl1[b]和ssl2[b]各自的宽度ws、以及连接图案cp1[a]、cp2[a]、cp1[b]和cp2[b]各自的宽度wc宽。
[0059]
第一栅极层叠结构gst[a]的第一源极沟道sc1[a]和第二源极沟道sc2[a]以及第二栅极层叠结构gst[b]的第一源极沟道sc1[b]和第二源极沟道sc2[b]可以连接至公共源极线csl。
[0060]
图3a至图3d是例示了根据本公开的实施方式的半导体存储器装置的源极选择线、字线、漏极选择线和位线的平面图。
[0061]
图3a是例示了图2所示的第一栅极层叠结构gst[a]的第一源极选择线ssl1[a]和第二源极选择线ssl2[a]以及图2所示的第二栅极层叠结构gst[b]的第一源极选择线ssl1[b]的实施方式的平面图。
[0062]
参照图3a，源极狭缝ss可以在第二方向d2上延伸。第二狭缝si2可以在第二方向d2上延伸。第二狭缝si2和源极狭缝ss可以具有各种形状，诸如波浪形状或直线形状。
[0063]
源极选择线ssl1[a]、ssl2[a]和ssl1[b]可以分别围绕源极沟道sc1[a]、sc2[a]和sc1[b]。源极沟道sc1[a]、sc2[a]和sc1[b]各自的侧壁可以由栅极绝缘层gi围绕。换句话说，源极选择线ssl1[a]、ssl2[a]和ssl1[b]各自可以围绕源极沟道sc1[a]、sc2[a]或sc1[b]并且栅极绝缘层gi介于源极选择线和源极沟道之间。
[0064]
图3b是例示了图2所示的第一栅极层叠结构gst[a]的字线wl[a]以及图2中所示的第二栅极层叠结构gst[b]的字线wl[b]的实施方式的平面图。
[0065]
参照图3b，第一狭缝si1可以在第二方向d2上延伸。第一狭缝si1可以具有各种形状，诸如波浪形状或直线形状。
[0066]
字线wl[a]和wl[b]可以围绕垂直沟道vc1[a]、vc2[a]和vc1[b]。垂直沟道vc1[a]、vc2[a]和vc1[b]各自的侧壁可以由存储器层ml围绕。换句话说，字线wl[a]和字线wl[b]各自可以围绕垂直沟道vc1[a]、vc2[a]或vc1[b]，并且存储器层ml介于字线与垂直沟道之间。
[0067]
源极沟道sc1[a]、sc2[a]和sc1[b]各自的宽度wb可以形成为比垂直沟道vc1[a]、vc2[a]和vc1[b]各自的宽度wa宽。
[0068]
源极沟道sc1[a]、sc2[a]和sc1[b]可以经由如图2所示的连接图案cp1[a]、cp2[a]、cp1[b]连接至垂直沟道vc1[a]、vc2[a]和vc1[b]。因此，在本公开中，可以改善源极沟道sc1[a]、sc2[a]和sc1[b]的布置自由度。具体地，即使源极沟道sc1[a]、sc2[a]和sc1[b]与垂直沟道vc1[a]、vc2[a]和vc1[b]不交叠，源极沟道sc1[a]、sc2[a]和sc1[b]也可以连接至垂直沟道vc1[a]、vc2[a]和vc1[b]。在实施方式中，垂直沟道vc1[a]、vc2[a]和vc1[b]当中的一些垂直沟道的中心区域不是与源极沟道sc1[a]、sc2[a]和sc1[b]的中心区域交叠，而是可以与源极沟道sc1[a]、sc2[a]和sc1[b]的中心区域错开。
[0069]
在实施方式中，垂直沟道vc1[a]、vc2[a]和vc1[b]当中的一些垂直沟道可能与源极沟道sc1[a]、sc2[a]和sc1[b]不交叠。在实施方式中，垂直沟道vc1[a]、vc2[a]和vc1[b]中的两个或更多个可以与源极沟道sc1[a]、sc2[a]和sc1[b]当中的一些源极沟道交叠。
[0070]
图3c是例示了图2所示的第一栅极层叠结构gst[a]的第一漏极选择线dsl1[a]和第二漏极选择线dsl2[a]以及图2所示的第二栅极层叠结构gst[b]的第一漏极选择线dsl1[b]的实施方式的平面图。
[0071]
参照图3c，漏极狭缝sd可以在第二方向d2上延伸。漏极狭缝sd可以具有各种形状，诸如波浪形状或直线形状。
[0072]
垂直沟道vc1[a]、vc2[a]和vc1[b]可以延伸以贯穿漏极选择线dsl1[a]、dsl2[a]和dsl1[b]。存储器层ml可以在每个垂直沟道vc1[a]、vc2[a]和vc1[b]与每个漏极选择线dsl1[a]、dsl2[a]和dsl1[b]之间延伸。
[0073]
图3d是例示了根据本公开的实施方式的位线的平面图。
[0074]
参照图3d，每条位线bl可以经由接触插塞ct连接至垂直沟道vc1[a]、vc2[a]和vc1[b]。连接至一条位线bl的垂直沟道vc1[a]、vc2[a]和vc1[b]可以由如图3c所示的不同的漏极选择线dsl1[a]、dsl2[a]和dsl1[b]分别控制。
[0075]
图4a和图4b是根据本公开的实施方式的半导体存储器装置的截面图。图4a和图4b中的每一个例示了沿图3d所示的线a-a
′
截取的半导体存储器装置的截面结构。
[0076]
参照图4a和图4b，每个半导体存储器装置可以包括设置在位线bl和公共源极线csl之间的源极选择线ssl1[a]、ssl2[a]和ssl1[b]。源极选择线ssl1[a]、ssl2[a]和ssl1[b]可以设置在基本相同的高度。
[0077]
多层结构50可以位于源极选择线ssl1[a]、ssl2[a]和ssl1[b]所设置的高度与位线bl所设置的高度之间。多层结构50可以包括在第一方向d1上交替层叠的层间绝缘层51和导电图案53。多层结构50的导电图案53可以用作字线wl[a]和wl[b]以及漏极选择线dsl1[a]、dsl2[a]、dsl1[b]和dsl2[b]。在实施方式中，导电图案53可以包括与位线bl相邻并且设置为在位线bl的延伸方向上彼此间隔开的导电图案53b。导电图案53当中的导电图案53b可以用作漏极选择线，而其它导电图案可以用作字线。
[0078]
连接图案cp1[a]、cp2[a]和cp1[b]可以设置在源极选择线ssl1[a]、ssl2[a]和ssl1[b]所设置的高度与多层结构50所设置的高度之间。连接图案cp1[a]、cp2[a]和cp1[b]可以设置在基本相同的高度处。
[0079]
源极选择线ssl1[a]、ssl2[a]和ssl1[b]可以设置在第一绝缘层23和第二绝缘层
21之间。第一绝缘层23可以延伸以覆盖源极选择线ssl1[a]、ssl2[a]和ssl1[b]的面对公共源极线csl的表面。第二绝缘层21可以延伸以覆盖源极选择线ssl1[a]、ssl2[a]和ssl1[b]的面对连接图案cp1[a]、cp2[a]和cp1[b]的表面。
[0080]
源极选择线ssl1[a]、ssl2[a]和ssl1[b]可以通过第二绝缘层21在第一方向d1上与连接图案cp1[a]、cp2[a]和cp1[b]间隔开。源极选择线ssl1[a]、ssl2[a]和ssl1[b]可以通过第二绝缘层21与连接图案cp1[a]、cp2[a]和cp1[b]绝缘。
[0081]
源极选择线ssl1[a]、ssl2[a]和ssl1[b]可以被源极沟道sc1[a]和sc2[a]贯穿。源极沟道sc1[a]和sc2[a]可以延伸以贯穿第二绝缘层21并且与连接图案cp1[a]和cp2[a]接触。源极沟道sc1[a]和sc2[a]可以贯穿第一绝缘层23，并且在第一方向d1上比第一绝缘层23突出更远。栅极绝缘层gi可以设置在第二绝缘层21和第一绝缘层23之间，并且围绕源极沟道sc1[a]和sc2[a]各自的侧壁。
[0082]
源极沟道sc1[a]和sc2[a]可以连接至公共源极线csl。在实施方式中，公共源极线csl可以包括第一源极层sl1和第二源极层sl2，第一源极层sl1和第二源极层sl2在第一方向d1上彼此间隔开地层叠。第一源极层sl1和第二源极层sl2中的每一个可以延伸以与源极选择线ssl1[a]、ssl2[a]和ssl1[b]交叠。第一源极层sl1和第二源极层sl2中的每一个可以包括各种导电材料。第一源极层sl1可以包括可提供欧姆接触的导电材料。在实施方式中，第一源极层sl1可以包括硅化钨。第二源极层sl2可以包括电阻率比第一源极层sl1的电阻率低的导电材料。第一源极层sl1和第二源极层sl2可以通过源极接触插塞sct彼此连接。
[0083]
源极沟道sc1[a]和sc2[a]中的每一个可以包括源极芯绝缘层27、源极沟道层25和掺杂半导体图案29。源极沟道层25可以沿着栅极绝缘层gi的内壁延伸，并形成为管状。源极芯绝缘层27和掺杂半导体图案29可以填充源极沟道sc1[a]和sc2[a]中的每一个的由管状源极沟道层25限定的中心区域。
[0084]
源极芯绝缘层27可以与第一源极层sl1接触。掺杂半导体图案29可以与对应于掺杂半导体图案29的连接图案cp1[a]和cp2[a]中的任一个接触。
[0085]
掺杂半导体图案29可以设置在连接图案cp1[a]和cp2[a]中的任何一个与源极芯绝缘层27之间。
[0086]
源极沟道层25可以延伸以围绕源极芯绝缘层27的侧壁和掺杂半导体图案29的侧壁。源极沟道层25可以贯穿第一绝缘层23和第二绝缘层21，并且与连接图案cp1[a]和cp2[a]中的任何一个以及第一源极层sl1接触。源极沟道层25可以包括半导体层材料。在实施方式中，源极沟道层25可以包括硅。源极沟道层25和源极芯绝缘层27可以延伸到第一源极层sl1的内部。
[0087]
源极沟道sc1[a]和sc2[a]可以经由连接图案cp1[a]和cp2[a]连接至垂直沟道vc1[a]和vc2[a]。连接图案cp1[a]、cp2[a]和cp1[b]中的每一个可以包括沟道接触层33。垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以包括与沟道接触层33接触的侧壁sw。
[0088]
沟道接触层33可以包括面向彼此相反的方向的第一表面su1和第二表面su2。在下文中，沟道接触层33的面对源极选择线ssl1[a]、ssl2[a]和ssl1[b]的表面被指定为第一表面su1，并且沟道接触层33的面对位线bl的表面被指定为第二表面su2。
[0089]
参照图4a，根据实施方式，连接图案cp1[a]、cp2[a]和cp1[b]中的每一个可以进一步包括第一导电层31和第二导电层35。第一导电层31可以沿着沟道接触层33的第一表面
su1延伸。第二导电层35可以沿着沟道接触层33的第二表面su2延伸。
[0090]
垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以在第一方向d1上比多层结构50突出更远。在实施方式中，垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以贯穿第二导电层35和沟道接触层33，并且延伸到第一导电层31的内部。因此，垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以包括由第一导电层31围绕的部分和由第二导电层35围绕的部分。
[0091]
沟道接触层33可以贯穿第一导电层31和第二导电层35之间的存储器层ml。因此，存储器层ml可以被沟道接触层33隔离成第一存储器图案ml1和第二存储器图案ml2。
[0092]
第一存储器图案ml1可以在垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个与多层结构50之间沿着层间绝缘层51的侧壁和导电图案53的侧壁延伸。第一存储器图案ml1可以在垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个与第二导电层35之间延伸。第二存储器图案ml2可以设置在垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个和第一导电层31之间。
[0093]
在以上中，第一导电层31、沟道接触层33和第二导电层35中的每一个可以包括掺杂半导体层。在实施方式中，第一导电层31、沟道接触层33和第二导电层35中的每一个可以包括掺杂硅。
[0094]
参照图4b，根据实施方式，连接图案cp1[a]、cp2[a]和cp1[b]中的每一个可以进一步包括沿着沟道接触层33的第一表面su1延伸的导电层31
′
。
[0095]
垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以贯穿沟道接触层33，并且延伸至导电层31
′
的内部。因此，垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以包括由导电层31
′
围绕的部分。
[0096]
沟道接触层33可以贯穿导电层31
′
和多层结构50之间的存储器层ml。因此，存储器层ml可以由沟道接触层33隔离成第一存储器图案ml1
′
和第二存储器图案ml2
′
。
[0097]
第一存储器图案ml1
′
可以围绕垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个的贯穿多层结构50的部分。第二存储器图案ml2
′
可以设置在垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个与导电层31
′
之间。
[0098]
在以上中，沟道接触层33可以包括掺杂半导体层。导电层31
′
可以包括可提供欧姆接触的导电材料。在实施方式中，导电层31
′
可以包括硅化钨。
[0099]
返回参照图4a和图4b，垂直沟道vc1[a]、vc2[a]和vc1[b]中的每一个可以包括芯绝缘层43、沟道层41和掺杂半导体图案45。芯绝缘层43可以在第一方向d1上延伸以贯穿层间绝缘层51和导电图案53。芯绝缘层43可以与掺杂半导体图案45交叠。
[0100]
沟道层41可以围绕芯绝缘层43的侧壁。沟道层41可以在芯绝缘层43和第一导电层31之间或者在芯绝缘层43和导电层31
′
之间延伸以封闭芯绝缘层43的面对第一源极层sl1的端部。沟道层41可以延伸以围绕掺杂半导体图案45的侧壁。与沟道接触层33接触的侧壁sw可以是沟道层41的部分侧壁，并且沟道接触层33可以与沟道层41直接接触。沟道层41可以包括半导体材料。在实施方式中，沟道层41可以包括硅。
[0101]
垂直沟道vc1[a]、vc2[a]和vc1[b]可以连接至位线bl。位线bl可以经由接触插塞ct连接至垂直沟道vc1[a]、vc2[a]和vc1[b]。接触插塞ct可以贯穿设置在位线bl和多层结构50之间的绝缘层61和63，并与垂直沟道vc1[a]、vc2[a]和vc1[b]接触。位线bl可以延伸以与源极选择线ssl1[a]、ssl2[a]和ssl1[b]交叠，并且多层结构50介于位线与源极选择线之间。
[0102]
在实施方式中，第三绝缘层61和第四绝缘层63可以设置在位线bl和多层结构50之间。第四绝缘层63可以填充第一狭缝si1，并且延伸以与第三绝缘层61交叠。
[0103]
第三绝缘层61和第四绝缘层63可以被漏极狭缝sd贯穿。漏极狭缝sd可以被漏极狭缝绝缘层65填充。漏极狭缝sd和漏极狭缝绝缘层65可以在用作漏极选择线的导电图案53b之间延伸。
[0104]
源极狭缝ss和第二狭缝si2可以分别用第一源极狭缝绝缘层81a和第二源极狭缝绝缘层81b来填充。第一源极狭缝绝缘层81a和第二源极狭缝绝缘层81b可以在源极选择线ssl1[a]、ssl2[a]和ssl1[b]之间以及在连接图案cp1[a]、cp2[a]和cp1[b]之间延伸。
[0105]
多层结构50可以与外围电路层10交叠，并且位线bl介于多层结构50和外围电路层10之间。位线bl可以经由第一互连结构73连接至第一接合焊盘75。第一互连结构73和第一接合焊盘75可以掩埋在第一绝缘结构71中。外围电路层10可以与位线bl交叠，并且第一互连结构73和第一接合焊盘75介于外围电路层10和位线bl之间。
[0106]
外围电路层10可以包括：基板1，该基板1包括由隔离层3分隔的有源区；外围电路5，该外围电路5用于控制存储块的操作，诸如编程操作、读取操作或擦除操作；第二互连结构7，该第二互连结构7连接至外围电路5；以及第二接合焊盘15，该第二接合焊盘15连接至第二互连结构7。外围电路5、第二互连结构7和第二接合焊盘15可以掩埋在设置于基板1上的第二绝缘结构9中。外围电路5可以包括用于控制位线bl的页缓冲器电路。第二接合焊盘15可以接合至第一接合焊盘75。第二绝缘结构9可以接合至第一绝缘结构71。
[0107]
图5a至图5c是例示了根据本公开的实施方式的垂直沟道和源极沟道的放大截面图。
[0108]
参照图5a，垂直沟道vc可以由导电图案53围绕，并且存储器层ml介于垂直沟道vc和导电图案53之间。存储器层ml可以包括隧道绝缘层ti、数据储存层ds和阻挡绝缘层bi。
[0109]
隧道绝缘层ti可以沿着垂直沟道vc的沟道层41的表面延伸。隧道绝缘层ti可以包括电荷能够隧穿的绝缘材料。在实施方式中，隧道绝缘层ti可以包括氧化硅层。
[0110]
数据储存层ds可以沿着隧道绝缘层ti的表面延伸。数据储存层ds可以包括能够存储数据的材料层。在实施方式中，数据储存层ds可以包括能够存储通过使用福勒-诺德海姆(fowler-nordheim)隧穿而改变的数据的氮化物层。
[0111]
阻挡绝缘层bi可以沿着数据储存层ds的表面延伸。阻挡绝缘层bi可以包括氧化物层。
[0112]
参照图5b，垂直沟道vc可以由连接图案cp的沟道接触层33围绕。垂直沟道vc的沟道层41可以与沟道接触层33接触。
[0113]
参照图5a和图5b，垂直沟道vc的芯绝缘层43可以填充垂直沟道vc的中心区域，并且由沟道层41围绕。
[0114]
参照图5c，源极沟道sc可以由源极选择线ssl围绕，并且栅极绝缘层gi介于源极沟道sc和源极选择线ssl之间。
[0115]
源极沟道sc可以包括源极沟道层25。由源极沟道层25所围绕的区域可以被定义为源极沟道sc的中心区域cr。可以用图4a和图4b中所示的源极芯绝缘层27和掺杂半导体图案29填充源极沟道sc的中心区域cr。
[0116]
栅极绝缘层gi可以包括源极选择线ssl的氧化物。在实施方式中，栅极绝缘层gi可
以包括氧化硅。
[0117]
图6a至图6d是例示了根据本公开的实施方式的形成源极沟道的工艺的截面图。
[0118]
参照图6a，可以在牺牲基板101上形成源极选择栅极层107。尽管在附图中未示出，但是牺牲基板101可以与半导体制造设备的静电吸盘(esc)接触。牺牲基板101可以是硅基板。
[0119]
在形成源极选择栅极层107之前，可以在牺牲基板101上形成蚀刻停止层103。蚀刻停止层103可以包括相对于牺牲基板101具有蚀刻选择性的材料。在实施方式中，蚀刻停止层103可以包括氮化物层。
[0120]
在形成源极选择栅极层107之前，可以在蚀刻停止层103上形成第一绝缘层105。在形成源极选择栅极层107之后，可以在源极选择栅极层107上形成第二绝缘层109。源极选择栅极层107可以包括各种导电材料。在实施方式中，源极选择栅极层107可以包括掺杂硅。
[0121]
随后，可以形成第一沟道孔111，该第一沟道孔111贯穿源极选择栅极层107并暴露出牺牲基板101。第一沟道孔111可以延伸以贯穿蚀刻停止层103、第一绝缘层105和第二绝缘层109。
[0122]
参照图6b，可以在源极选择栅极层107的通过第一沟道孔111暴露的侧壁上形成栅极绝缘层113a。在实施方式中，可以通过氧化工艺来形成栅极绝缘层113a。当包含硅的源极选择栅极层107的侧壁的一部分被氧化时，栅极绝缘层113a可以延伸到第一沟道孔111的内部。
[0123]
可以通过在氧化源极选择栅极层107时使牺牲基板101的一部分氧化，来形成虚设绝缘层113b。
[0124]
参照图6c，可以形成蚀刻阻挡图案115。蚀刻阻挡图案115可以具有悬垂结构。蚀刻阻挡图案115可以延伸到第一沟道孔111的侧壁上以覆盖栅极绝缘层113a，并且使每个第一沟道孔111的底表面敞开。具有上端和下端的开口117可以由蚀刻阻挡图案115的悬垂结构来限定。开口117的上端可以具有第一宽度w1，开口117的下端可以具有比第一宽度w1宽的第二宽度w2。
[0125]
形成蚀刻阻挡图案115的工艺可以包括通过具有低阶梯覆盖率的沉积工艺来沉积非晶碳层的工艺以及去除非晶碳层的一部分以暴露每个第一沟道孔111的底表面的工艺。
[0126]
随后，可以通过由蚀刻阻挡图案115限定的开口117去除图6b所示的虚设绝缘层113b。随后，可以选择性地去除蚀刻阻挡图案115以使得栅极绝缘层113a被暴露。
[0127]
参照图6d，源极沟道120a和120b可以形成为与牺牲基板101接触。源极沟道120a和120b可以分别填充第一沟道孔111。源极沟道120a和120b中的每一个可以通过栅极绝缘层113a与源极选择栅极层107间隔开。
[0128]
形成源极沟道120a和120b的工艺可以包括在每个第一沟道孔111的表面上形成源极沟道层121的工艺以及用源极芯绝缘层123和掺杂半导体图案125来填充每个第一沟道孔111的通过源极沟道层121所敞开的中心区域的工艺。可以通过经由外延工艺从牺牲基板101生长硅或者通过沉积硅层来形成源极沟道层121。源极芯绝缘层123可以在源极沟道层121上填充每个第一沟道孔111的部分区域。掺杂半导体图案125可以包括n型杂质和p型杂质中的至少一种。
[0129]
可以通过诸如化学机械抛光工艺之类的平坦化工艺来使每个源极沟道120a和
120b的表面平坦化。源极沟道120a和120b可以连接至支撑牺牲基板101的esc(未示出)。
[0130]
图7a至图7d是例示了根据本公开的实施方式的形成初步连接结构的工艺的截面图。
[0131]
参照图7a，延伸以覆盖源极沟道120a和120b的第一层叠结构130a可以形成在第二绝缘层109上。第一层叠结构130a可以包括依次层叠在第二绝缘层109上的第一导电层131、第一保护层133、牺牲层135、第二保护层137和第二导电层139。第一导电层131、第一保护层133、牺牲层135、第二保护层137和第二导电层139中的每一个可以延伸以与源极沟道120a和120b交叠。第一导电层131、第二导电层139和牺牲层135可以包括硅，并且第一保护层133和第二保护层137可以包括氧化物层。
[0132]
随后，可以在第一层叠结构130a上形成第二层叠结构140。第二层叠结构140可以包括交替层叠在第一层叠结构130a上的第一材料层141和第二材料层143。在实施方式中，第一材料层141可以由用于图4a和图4b所示的层间绝缘层51的绝缘材料制成，并且第二材料层143可以由用于图4a和图4b所示的导电图案53的导电材料制成。在另一实施方式中，第一材料层141可以由用于图4a和图4b所示的层间绝缘层51的绝缘材料制成，并且第二材料层143可以由相对于第一材料层141具有蚀刻选择性的牺牲绝缘材料制成。在实施方式中，牺牲绝缘材料可以包括氮化硅层。
[0133]
随后，可以形成第二沟道孔145。第二沟道孔145可以贯穿第二层叠结构140并且延伸到第一层叠结构130a中。第二沟道孔145可以贯穿第一层叠结构130a的第二导电层139、第二保护层137、牺牲层135和第一保护层133。第二沟道孔145可以具有设置在第一导电层131的内部的底表面。
[0134]
在为了形成第二沟道孔145而执行的第一层叠结构130a和第二层叠结构140的蚀刻工艺期间，来自半导体制造设备的esc(未示出)的接地电压可以施加到牺牲基板101。第一保护层133和第二保护层137的厚度可以形成为足够薄以不阻碍电荷移动的厚度。在实施方式中，第一保护层133和第二保护层137的厚度可以形成为或更小的厚度。因此，在第一层叠结构130a和第二层叠结构140的蚀刻工艺期间，累积在第一层叠结构130a的第一导电层131、牺牲层135和第二导电层139中的电荷可以经由源极沟道120a和120b通过牺牲基板101而释放。
[0135]
根据本公开的实施方式，在第一层叠结构130a和第二层叠结构140的蚀刻工艺期间累积在第一层叠结构130a中的电荷通过与牺牲基板101接触的源极沟道120a和120b而释放。因此，根据本公开的实施方式，可以减轻或防止电弧现象。
[0136]
连续地，可以在每个第二沟道孔145的表面上形成存储器层151。存储器层151可以包括在图5a中所示的阻挡绝缘层bi、数据储存层ds和隧道绝缘层ti。
[0137]
随后，可以在存储器层151上形成填充第二沟道孔145的垂直沟道150。形成垂直沟道150的工艺可以包括在存储器层151的表面上形成沟道层153的工艺以及用芯绝缘层155和掺杂半导体图案157填充每个第二沟道孔145的由沟道层153敞开的中心区域的工艺。沟道层153可以包括半导体层。在实施方式中，沟道层153可以包括未掺杂硅。在实施方式中，沟道层153的围绕掺杂半导体图案157的部分可以包括与掺杂半导体图案157的杂质相同的杂质。在实施方式中，掺杂半导体图案157可以包括n型掺杂硅。
[0138]
参照图7b，可以在被垂直沟道150贯穿的第二层叠结构140上形成第三绝缘层161。
随后，可以形成第一狭缝163。第一狭缝163可以贯穿第三绝缘层161和第二层叠结构140。第一狭缝163可以贯穿第一层叠结构130a的第二导电层139和第二保护层137，以暴露第一层叠结构130a的牺牲层135。
[0139]
随后，可以在第一狭缝163的侧壁上形成侧壁保护层165。侧壁保护层165可以包括相对于牺牲层135具有蚀刻选择性的材料。在实施方式中，侧壁保护层165可以包括氧化物层和氮化物层中的至少一种。
[0140]
参照图7c，可以形成第一开口167。第一开口167可以暴露每个垂直沟道150的侧壁。
[0141]
形成第一开口167的工艺可以包括通过第一狭缝163去除图7b所示的牺牲层135的工艺以及去除存储器层151的一部分以暴露出沟道层153的工艺。在去除牺牲层135时，第一导电层131和第二导电层139可以由图7b中所示的第一保护层133和第二保护层137来保护。可以通过其中去除了牺牲层135的区域来去除存储器层151的一部分。在去除存储器层151的一部分时，可以去除图7b所示的第一保护层133和第二保护层137。
[0142]
在通过第一开口167暴露出沟道层153之后，可以去除图7b所示的侧壁保护层165。
[0143]
可以通过第一开口167将存储器层151隔离成第一存储器图案151a和第二存储器图案151b。
[0144]
参照图7d，可以形成沟道接触层169。沟道接触层169可以填充图7c所示的第一开口167并且与沟道层153接触。沟道接触层169可以包括掺杂半导体层。在实施方式中，沟道接触层169可以包括掺杂硅。
[0145]
通过参照图7a至图7d描述的工艺，可以形成初步连接结构130b。初步连接结构130b可以将沟道层153连接至源极沟道120a和120b。初步连接结构130b可以包括沟道接触层169、第一导电层131和第二导电层139。沟道接触层169可以与沟道层153接触。第一导电层131可以与沟道接触层169的底表面接触并且与源极沟道120a和120b接触。第二导电层139可以与沟道接触层169的顶表面接触并且可以被第一狭缝163贯穿。
[0146]
在第一材料层141由绝缘材料制成并且第二材料层143由导电材料制成的实施方式中，可以连续执行图9中所示的工艺。在第一材料层141由绝缘材料制成并且第二材料层143由牺牲绝缘材料制成的实施方式中，可以在执行图8a和图8b所示的工艺之后执行图9中所示的工艺。
[0147]
图8a和图8b是例示了根据本公开的实施方式的形成导电图案的工艺的截面图。
[0148]
参照图8a，可以通过经由第一狭缝163选择性地去除图7d所示的第二材料层143，来在第一材料层141之间限定第二开口171。第一存储器图案151a可通过第二开口171暴露出来。
[0149]
参照图8b，可以用导电图案173分别填充图8a中所示的第二开口171。导电图案173可以延伸以围绕每个垂直沟道150，并且第一存储器图案151a介于导电图案与垂直沟道之间。导电图案173可以在垂直沟道150的延伸方向上通过第一材料层141彼此间隔开。
[0150]
通过图7a至图7d所示的工艺和图8a和图8b所示的工艺，可以形成初步连接结构130b和单元层叠结构170。单元层叠结构170可以包括垂直沟道150和导电图案173。垂直沟道150可以与初步连接结构130b接触。导电图案173可以围绕垂直沟道150并且彼此间隔开地层叠。
[0151]
如参照图8a和图8b所描述的，可以用导电图案173代替第二材料层以形成单元层叠结构170。尽管在附图中未示出，但是可以在形成图7b中所示的侧壁保护层165之前，执行用导电图案173代替第二材料层的工艺。
[0152]
图9是例示了根据本公开的实施方式的形成漏极选择线的工艺的截面图。
[0153]
参照图9，可以形成第四绝缘层177。第四绝缘层177可以填充第一狭缝163，并且在第三绝缘层161上方延伸。随后，可以形成漏极狭缝绝缘层179。漏极狭缝绝缘层179可以将导电图案173中的至少一个隔离成漏极选择线173dsl1、173dsl2和173dsl。在实施方式中，漏极狭缝绝缘层179可以贯穿第三绝缘层161和第四绝缘层177，并且延伸以贯穿导电图案173当中的最上端导电图案173t。与漏极狭缝绝缘层179交叠的导电图案173可以被保留作为字线。
[0154]
垂直沟道150可以包括第一垂直沟道150a和第二垂直沟道150b。漏极狭缝绝缘层179可以通过在第一垂直沟道150a和第二垂直沟道150b之间贯穿最上端导电图案173t，来将最上端导电图案173t隔离成围绕第一垂直沟道150a的第一漏极选择线173dsl1和围绕第二垂直沟道150b的第二漏极选择线173dsl2。
[0155]
图10是例示了根据本公开的实施方式的形成位线的工艺的截面图。
[0156]
参照图10，可以形成贯穿第三绝缘层161和第四绝缘层177的接触插塞180。随后，可以形成连接至接触插塞180的位线181。位线181可以经由接触插塞180连接至垂直沟道150。位线181可以连接至一对第一垂直沟道150a和第二垂直沟道150b。
[0157]
图10仅例示了连接至一条位线181的接触插塞180。尽管在图中未示出，但是在图10中所示的垂直沟道150当中的未连接至接触插塞180的另一对第一垂直沟道150a和第二垂直沟道150b可以经由其它接触插塞连接至另一条位线。
[0158]
图11是例示了根据本公开的实施方式的形成第一接合结构的工艺的截面图。
[0159]
参照图11，第一接合结构189可以形成在位线181上。第一接合结构189可以包括第一绝缘结构183和第一接合焊盘187。第一互连结构185可以掩埋在第一绝缘结构183中。在实施方式中，第一互连结构185可以连接至位线181。第一绝缘结构183可以包括具有两层或更多层的多层绝缘层。第一接合焊盘187可以经由第一互连结构185连接至位线181。第一接合焊盘187可以包括金属。
[0160]
图12是例示了根据本公开的实施方式的接合工艺的截面图。
[0161]
参照图12，在执行接合工艺之前，可以提供外围电路层200。外围电路层200可以包括：基板201，该基板201包括隔离层203和外围电路205；第二互连结构209，该第二互连结构209连接至外围电路205；以及第二接合结构210。
[0162]
第二接合结构210可以包括第二绝缘结构207和第二接合焊盘211。第二绝缘结构207可以设置在基板201上以覆盖外围电路205。第二互连结构209可以被掩埋在第二绝缘结构207中。第二绝缘结构207可以包括具有两层或更多层的多层绝缘层。第二接合焊盘211可以经由第二互连结构209连接至外围电路205。第二接合焊盘211可以包括金属。
[0163]
第一接合结构189可以设置为面对第二接合结构210。第一接合结构189和第二接合结构210可以彼此接合。第一接合焊盘187可以接合至第二接合焊盘211。第一绝缘结构183可以接合至第二绝缘结构207。
[0164]
图13a和图13b是例示了根据本公开的实施方式的形成源极选择线和连接图案的
工艺的截面图。
[0165]
参照图13a，可以去除图12中所示的牺牲基板101。在实施方式中，可以通过使用以下工艺中的至少一种来去除牺牲基板101：使用相对于蚀刻停止层103具有蚀刻选择性的浆料的化学机械抛光工艺和使用相对于蚀刻停止层103具有蚀刻选择性的蚀刻剂的湿蚀刻工艺。
[0166]
因为去除了牺牲基板101，所以可以暴露出源极沟道120a和120b。在去除牺牲基板101时，可以去除源极沟道层121的一部分。因此，可以暴露出每个源极沟道120a和120b的源极芯绝缘层123。
[0167]
参照图13b，可以形成源极狭缝191a和第二狭缝191b。源极狭缝191a和第二狭缝191b可以贯穿源极选择栅极层107和初步连接结构130b。源极选择栅极层107和初步连接结构130b可以与外围电路层200交叠，并且单元层叠结构170介于初步连接结构130b和外围电路层200之间。源极狭缝191a和第二狭缝191b中的每一个可以贯穿蚀刻停止层103、第一绝缘层105、第二绝缘层109、源极选择栅极层107和初步连接结构130b。
[0168]
源极选择栅极层107可以被源极狭缝191a和第二狭缝191b隔离成源极选择线107ssl1、107ssl2和107ssl。初步连接结构130b可以被源极狭缝191a和第二狭缝191b隔离成连接图案130cp1、130cp2和130cp。
[0169]
第二狭缝191b可以与第一狭缝163交叠。第二狭缝191b可以延伸以贯穿初步连接结构130b的第一导电层131和沟道接触层169，并且延伸到第一狭缝163的内部。
[0170]
源极沟道120a和120b可以包括第一源极沟道120a和第二源极沟道120b。源极狭缝191a可以贯穿第一源极沟道120a和第二源极沟道120b之间的源极选择栅极层107。源极选择栅极层107可以被源极狭缝191a隔离成围绕第一源极沟道120a的第一源极选择线107ssl1和围绕第二源极沟道120b的第二源极选择线107ssl2。
[0171]
源极狭缝191a可以在第一垂直沟道150a和第二垂直沟道150b之间延伸。初步连接结构130b可以被源极狭缝191a隔离成围绕第一垂直沟道150a的第一连接图案130cp1和围绕第二垂直沟道150b的第二连接图案130cp2。
[0172]
图14是例示了根据本公开的实施方式的形成源极层的工艺的截面图。
[0173]
参照图14，在形成源极层195之前，可以在用源极狭缝绝缘层193填充图13b所示的源极狭缝191a和第二狭缝191b中的每一个之后，去除图13b中所示的蚀刻停止层103。
[0174]
随后，可以形成连接至第一源极沟道120a和第二源极沟道120b的源极层195，第一源极沟道120a和第二源极沟道120b保持比第一绝缘层105突出更远。源极层195可以在位线181上方延伸，以与介于源极层195和位线181之间的第一源极沟道120a和第二源极沟道120b交叠。尽管在图中未示出，但是可以以平面为单位来隔离源极层195。
[0175]
随后，可以执行用于形成图4a中所示的源极接触插塞sct和第二源极层sl2的后续工艺。
[0176]
图15a和图15b是例示了根据本公开的实施方式的形成初步连接结构的工艺的截面图。
[0177]
参照图15a，在形成初步连接结构之前，可以形成源极沟道220a和220b。源极沟道220a和220b可以与牺牲基板201接触。源极沟道220a和220b可以延伸以贯穿层叠在牺牲基板201上的蚀刻停止层203、第一绝缘层205、源极选择栅极层207和第二绝缘层209。源极沟
道220a和220b各自的侧壁可以由栅极绝缘层213a围绕。栅极绝缘层213a可以设置在源极沟道220a和220b中的每一个与源极选择栅极层207之间。
[0178]
可以通过使用参照图6a至图6d描述的工艺，形成如上所述的牺牲基板201、蚀刻停止层203、第一绝缘层205、源极选择栅极层207、第二绝缘层209、源极沟道220a和220b以及栅极绝缘层213a。
[0179]
随后，可以在第二绝缘层209上形成第一层叠结构230a。第一层叠结构230a可以包括延伸以覆盖源极沟道220a和220b的导电层231以及层叠在导电层231上的牺牲层235。导电层231可以具有耐受后续工艺中产生的热的能力，并且包括可以提供欧姆接触的导电材料。在实施方式中，导电层231可以包括硅化钨。牺牲层235可以包括相对于导电层231具有蚀刻选择性的材料。在实施方式中，牺牲层235可以包括硅。
[0180]
随后，可以在第一层叠结构230a上形成第二层叠结构240。第二层叠结构240可以如参照图7a所描述的包括交替地层叠在第一层叠结构230a上的第一材料层241和第二材料层243。
[0181]
随后，可以形成存储器层251和垂直沟道250。存储器层251和垂直沟道250可以贯穿第二层叠结构240并且延伸到第一层叠结构230a的导电层231中。可以通过使用参照图7a描述的工艺来形成存储器层251和垂直沟道250。垂直沟道250可以如参照图7a所描述的包括沟道层253、芯绝缘层256和掺杂半导体图案257。
[0182]
随后，如参照图7b所描述的，可以在第二层叠结构240上形成第三绝缘层261，并且可以形成贯穿第三绝缘层261和第二层叠结构240的第一狭缝263。第一狭缝263可以暴露出第一层叠结构230a的牺牲层235。
[0183]
随后，可以在第一狭缝263的侧壁上形成侧壁保护层265。侧壁保护层265可以包括相对于牺牲层235具有蚀刻选择性的材料。在实施方式中，侧壁保护层265可以包括氧化物层和氮化物层中的至少一种。
[0184]
参照图15b，与参照图7c所描述的类似，可以在图15a中所示的第二层叠结构240由侧壁保护层265保护的状态下，去除牺牲层235和存储器层251的一部分。因此，存储器层可以被隔离成第一存储器图案251a和第二存储器图案251b，并且可以在第一存储器图案251a和第二存储器图案251b之间暴露出沟道层253。
[0185]
随后，与参照图7c所描述的类似，可以形成沟道接触层269。沟道接触层269可以设置在第一存储器图案251a和第二存储器图案251b之间并且与沟道层253接触。沟道接触层269可以填充其中去除了牺牲层的区域。
[0186]
通过参照图15a和图15b所描述的工艺，可以形成初步连接结构230b。初步连接结构230b可以将沟道层253连接至源极沟道220a和220b。
[0187]
随后，可以依次执行参照图8a和图8b描述的导电图案273的形成工艺、参照图9描述的漏极选择线的形成工艺、参照图10描述的位线的形成工艺、参照图11描述的第一接合结构的形成工艺、参照图12描述的接合工艺、参照图13a和图13b描述的源极选择线和连接图案的形成工艺、以及参照图14描述的源极层的形成工艺。随后，可以执行用于形成图4a中所示的源极接触插塞sct和第二源极层sl2的后续工艺。
[0188]
图16是例示了根据本公开的实施方式的存储器系统1110的配置的框图。
[0189]
参照图16，存储器系统1100包括存储器装置1120和存储器控制器1110。
[0190]
存储器装置1120可以包括：垂直沟道，该垂直沟道连接至位线，该垂直沟道贯穿漏极选择线和字线；连接图案，该连接图案与垂直沟道接触；源极沟道，该源极沟道经由连接图案连接至垂直沟道；以及源极选择线，该源极选择线围绕源极沟道。
[0191]
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
[0192]
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111用作cpu 1112的操作存储器，cpu 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并纠正从存储器装置1120读取的数据中所包括的错误。存储器接口1115与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储用于与主机接口的代码数据的只读存储器(rom)等。
[0193]
图17是例示了根据本公开的实施方式的计算系统1200的配置的框图。
[0194]
参照图17，计算系统1200可以包括电连接至系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
[0195]
存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1212可以包括：垂直沟道，该垂直沟道连接至位线，该垂直沟道贯穿漏极选择线和字线；连接图案，该连接图案与垂直沟道接触；源极沟道，该源极沟道经由连接图案连接至垂直沟道；以及源极选择线，该源极选择线围绕源极沟道。
[0196]
根据本公开，在半导体存储器装置的制造工艺中产生的电荷可以通过与牺牲基板接触的源极沟道释放，因此可以减轻或防止电弧现象。因此，可以提高半导体存储器装置的制造工艺的稳定性。
[0197]
根据本公开，在去除牺牲基板之后，执行用于限定源极选择线和连接图案的蚀刻工艺。因此，可以降低半导体存储器装置的制造工艺的难度等级。
[0198]
根据本公开，垂直沟道和源极沟道通过连接图案彼此电连接。因此，可以在连接至垂直沟道的位线和连接至源极沟道的公共源极线之间形成电流流动路径。
[0199]
相关申请的交叉引用
[0200]
本技术要求于2020年8月31日向韩国知识产权局提交的韩国专利申请no.10-2020-0110578的优先权，其全部公开内容通过引用合并于此。