半导体装置的制作方法

半导体装置
1.相关申请的引用
2.本技术案基于2020年08月28日提出申请的日本专利申请案第2020-144745号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
3.本发明的实施方式涉及一种半导体装置。


背景技术：

4.有一种方法，是在以往由nand(not-and：与非)闪速存储芯片积层而成的封装中，考虑电特性方面，通过使信号与电源的布线并行来减少电感，使动作稳定。为了使动作更稳定而强化电源。


技术实现要素：

5.本发明的实施方式提供一种电特性得到提升的半导体装置。
6.实施方式的半导体装置具有：衬底，具有第1端子；第1半导体存储芯片，设置在衬底上，具有第1焊垫；第2半导体存储芯片，设置在第1半导体元件上，具有第2焊垫；第1键合线，连接第1端子与第1焊垫；及第2键合线，从第1端子上与第1键合线不同的坐标位置处连接第1端子与第1焊垫或第2焊垫。
7.根据所述构成，可提供一种电特性得到提升的半导体装置。
附图说明
8.图1是实施方式的半导体装置的示意剖视图。
9.图2是实施方式的半导体装置的俯视图。
10.图3是实施方式的半导体装置的俯视图。
11.图4是实施方式的半导体装置的示意剖视图。
12.图5是实施方式的半导体装置的俯视图。
13.图6是实施方式的半导体装置的示意剖视图。
14.图7是实施方式的半导体装置的示意剖视图。
15.图8是实施方式的半导体装置的示意剖视图。
16.图9是实施方式的半导体装置的示意剖视图。
具体实施方式
17.以下，参照附图对实施方式进行说明。
18.本说明书中，对若干要素附加了多种表述例。此外，这些表述例仅为例示，并非否定所述要素能以其它表述来表达。另外，针对未附加多种表述的要素，也可以其它表述来表达。
19.另外，附图是示意图，有时厚度与平面尺寸的关系或各层的厚度比例等与实际情况不同。另外，有时附图相互之间也包含彼此的尺寸关系或比例不同的部分。另外，在附图中省略了一部分符号。
20.(第1实施方式)
21.第1实施方式涉及半导体装置。图1表示半导体装置100的示意剖视图。图2及图3表示半导体装置100的主要部分的俯视图。更具体来说，实施方式的半导体装置100是搭载有nand闪速存储芯片等的半导体封装。此外，x方向、y方向及z方向优选相互交叉且相互正交。
22.半导体装置100是存储装置的一例。半导体装置100包含具有端子的衬底1、具有焊垫的半导体存储芯片2(2a、2b)、第1键合线6、第2键合线7、控制器芯片8、密封材9及焊料球10。
23.衬底1是半导体存储芯片2的支撑衬底。更具体来说，衬底1是多层布线衬底。在衬底1的第1面侧设置有半导体存储芯片2。衬底1的与第1面相向的第2面侧设置有用于与半导体装置100的外部连接的焊料球10等半球状电极。
24.衬底1经由键合线与半导体存储芯片2电连接。衬底1具有与半导体存储芯片2连接的端子。端子包括电源用端子、io(input/output：输入/输出)用端子、接地用端子及除io以外的信号用端子等多种端子，各端子设置在衬底1上。例如io用端子是用于半导体存储芯片2的数据输入输出的端子。例如，信号用端子是用于控制半导体存储芯片2的动作的控制信号输入的端子，图2表示衬底1与半导体存储芯片2的布线的一例。图2表示4个端子(3a、3b、3c、3x)。可在端子3a与端子3x之间也存在多个端子。在图2及图3中，多根键合线从作为第1端子的端子3a处与半导体存储芯片2连接。
25.在图2及图3中，第1端子3a是电源用端子或接地用端子。当第1端子3是电源用端子时，第2端子3b是接地用端子，第3端子3c是io用端子。第3端子3c与第1端子3a及第2端子3b相邻，位于第1端子3a与第2端子3b之间。当第1端子3a是接地用端子时，第2端子3b是电源用端子，第3端子3c是io用端子。因io用端子是差动布线用端子的情况也包含在实施方式中，所以在电源用端子与接地用端子之间，设置有1个或2个io用端子。施加给接地用端子的电压低于施加给电源用端子的电压。
26.半导体存储芯片2设置在衬底1上。半导体存储芯片2是进行数据读写的半导体芯片。作为非易失性存储芯片，可使用nand存储芯片、相变存储芯片、阻变存储芯片、铁电存储芯片、及磁性存储芯片等。作为易失性存储芯片，可使用dram(dynamicrandom access memory：动态随机存取存储器)等。优选的是，半导体存储芯片2除个体差异以外为同一电路且为同一构造的半导体芯片。另外，在本实施方式中，作为半导体存储芯片2可使用非易失性存储芯片与易失性存储芯片。关于使半导体存储芯片2在y方向上错落地积层的段数，不仅可如图1般设为2段，也可设为3段以上，但从为了进行高速动作而强化电源使其高速动作的观点来说，如图1般积层的段数(以第1键合线6a连接的半导体存储芯片2的数量)优选为2段。
27.如图1所示，在包含多个半导体存储芯片2的情况下，半导体存储芯片2优选在y方向上错开地沿z方向积层。在包含多个半导体存储芯片2的情况下，例如图1等所示，在衬底1上设置有第1半导体存储芯片2a，在第1半导体存储芯片2a上设置有第2半导体存储芯片2b。
28.半导体存储芯片2之间或半导体存储芯片2与衬底1之间优选以未图示的粘接性树
脂膜固定。
29.半导体存储芯片2具有作为用于与衬底1或其它半导体存储芯片2连接的端子的焊垫。焊垫包括电源用焊垫、io用焊垫、接地用焊垫及除io以外的信号用焊垫等多种焊垫，分别设置在半导体存储芯片2上，且与半导体存储芯片2的布线连接。图2及图3表示衬底1与半导体存储芯片2的布线的一例。在图2及图3中，表示第1半导体存储芯片2a的4个焊垫(4a、4b、4c、4x)。另外，在图2及图3中，表示第2半导体存储芯片2b的4个焊垫(5a、5b、5c、5x)。可在焊垫4a与焊垫4x之间以及焊垫5a与焊垫5x之间也存在多个焊垫。在图2及图3中，衬底1的第1端子3a、第1半导体存储芯片2a的第1焊垫4a与第2半导体存储芯片2b的第2焊垫5a经由两根键合线6、7电连接。
30.第1焊垫4a与第1半导体存储芯片2a的第1布线连接，第2焊垫5a与第2半导体存储芯片2b的第2布线连接。第1布线及第2布线两者都是电源布线或接地布线中的任一种。也就是说，第1焊垫4a及第2焊垫5a两者都是电源用焊垫或接地用焊垫中的任一种。
31.第1半导体存储芯片2a与第2半导体存储芯片2b具有共通的存储器电路，第1半导体存储芯片2a的第1焊垫4a对应于第2半导体存储芯片2b的第2焊垫5a，由此可强化多个半导体存储芯片2所共通的电源电路的布线。从强化电源的观点来说，隔着io布线的焊垫的电源侧焊垫与接地侧焊垫两者优选使用第2键合线7。io布线是进行数据输入输出的布线，也可用作信号布线。但是，要想形成第2键合线7，必须增大第1端子3a的面积，所以通过在电源侧焊垫使用第2键合线7，能够有效率且有效地强化使半导体存储芯片2动作的电源。
32.第4焊垫4c与第1焊垫4a及第3焊垫4b相邻，位于第1焊垫4a与第3焊垫4b之间。第3焊垫4b与第1半导体存储芯片2a的第3布线连接。第4焊垫4c与第1半导体存储芯片2a的第4布线连接。且，例如第1布线及第2布线这两条布线与第3布线之中，一者是电源布线，另一者是接地布线，第4布线是io布线。在第1焊垫4a及第2焊垫5a是电源用焊垫的情况下，第3焊垫4b及焊垫5b是接地用焊垫，第4焊垫4c及焊垫5c是io用焊垫。此时，第1焊垫4a与第1半导体存储芯片2a的电源布线连接，第3焊垫4b与第1半导体存储芯片2a的接地布线连接，第4焊垫4c与第1半导体存储芯片2a的io布线连接。且，第2焊垫5a与第2半导体存储芯片2b的电源布线连接，焊垫5b与第2半导体存储芯片2b的接地布线连接，焊垫5c与第2半导体存储芯片2b的io布线连接。另外，在第1焊垫4a及第2焊垫5a是接地用焊垫的情况下，第3焊垫4b及焊垫5b是电源用焊垫，第4焊垫4c是io用焊垫。此时，第1焊垫4a与第1半导体存储芯片2a的接地布线连接，第3焊垫4b与第1半导体存储芯片2a的电源布线连接，第4焊垫4c与第1半导体存储芯片2a的io布线连接。且，第2焊垫5a与第2半导体存储芯片2b的接地布线连接，焊垫5b与第2半导体存储芯片2b的电源布线连接，焊垫5c与第2半导体存储芯片2b的io布线连接。因为io用焊垫是差动布线用焊垫的情况也包含在实施方式中，所以在电源用焊垫与接地用焊垫之间，设置有1个或2个io用焊垫。
33.衬底1的端子3与半导体存储芯片2的焊垫4、5以多根键合线电连接。键合线6和衬底与第1半导体存储芯片2a及第2半导体存储芯片2b这两者连接。第1键合线6a将衬底1的第1端子3a与第1半导体存储芯片2a的第1焊垫4a连接。第2键合线7和衬底1的第1端子3a与第1半导体存储芯片2a的第1焊垫4a或第2半导体存储芯片2b的第2焊垫5a连接。
34.在图2及图3中，衬底1的第1端子3a、第1半导体存储芯片2a的第1焊垫4a及第2半导体存储芯片2b的第2焊垫5a经由第1键合线6a连接。第3键合线和衬底1的第2端子3b与第1半
导体存储芯片2a的第3焊垫连接。第4键合线6c将衬底1的第3端子3c与第1半导体存储芯片2a的第4焊垫4c连接。在图2及图3中，衬底1的第2端子3b、第1半导体存储芯片2a的第3焊垫4b及第2半导体存储芯片2b的焊垫5b经由第3键合线6b连接。
35.在图2及图3中，衬底1的第3端子3c、第1半导体存储芯片2a的第4焊垫4c及第2半导体存储芯片2b的焊垫5c经由第4键合线6c连接。在图2中，衬底1的第1端子3a及第2半导体存储芯片2b的第2焊垫5a经由第2键合线7连接。在图3中，衬底1的第1端子3a及第1半导体存储芯片2a的第1焊垫4a经由第2键合线7连接。另外，衬底1的端子3x、第1半导体存储芯片2a的焊垫4x及第2半导体存储芯片2b的焊垫5x经由键合线6x连接。
36.第2键合线7从衬底1的第1端子3a上与第1键合线6a不同的坐标位置处连接第1端子3a与第1焊垫4a或第2焊垫5。第2键合线7是不连接半导体存储芯片2之间的布线。第2键合线7与第1键合线6a并行，第1键合线6a与和第1端子3a连接的第1焊垫4a与第2焊垫5a的其中一者连接。第2键合线7将与第1键合线6a同一个第1端子3a设为起点向半导体存储芯片2延伸。因为第1键合线6a与第2键合线7在第1端子3a上未重叠，所以第1端子3a上的第1键合线6a的起点的x-y坐标与第2键合线7的x-y坐标不同。
37.第1键合线6a与第2键合线7从1个端子即第1端子3a延伸。如果从2个端子分别形成第1键合线6a与第2键合线7，会因在衬底1中所占的面积增加而欠佳。如果是与其它端子相同程度的面积，那么将难以形成多根键合线。另外，如果第1端子3a的面积相比其它端子过大，就会在衬底1上独占大面积，而对其它键合线的形成产生影响。
38.从降低键合线的布线的电阻及电感而强化电源的观点来说，优选使用第1键合线6a与第2键合线7。
39.键合线的布线电阻与电感对半导体存储芯片2在动作上的影响，在半导体存储芯片2的动作速度为高速的情况下变大。例如，优选采用以下构成：对于与以500mhz以上高速动作的io布线连接的焊垫相邻的电源用焊垫或接地用焊垫并用实施方式的第1键合线6a与第2键合线7。如果动作速度为1000mhz以上，电源的影响将会变得更大，因此优选采用以下构成：对于与这种要求高速动作的io布线连接的焊垫相邻的电源用焊垫或接地用焊垫并用实施方式的第1键合线6a与第2键合线7。
40.如果半导体存储芯片2呈多段，那么在布线变长的上段侧，阻抗容易上升，因此优选在半导体存储芯片2的上段侧连接第2键合线7。
41.如果第1键合线6a与第2键合线7并行连接，第1键合线6a与第2键合线7就会形成电路环路。通过形成电路环路，能够强化第1半导体存储芯片2a与第2半导体存储芯片2b的对应布线的电源。
42.第2键合线7优选的是，与上段侧的第2半导体存储芯片2b连接，从而就布线空间的观点来说容易制作。因为在下段侧的第1半导体存储芯片2a的焊垫4上形成从衬底1延伸的键合线6，进一步形成向第2半导体存储芯片2b延伸的键合线6，所以存在以下情况：如果比第2半导体存储芯片2b更靠下段侧的第1半导体存储芯片2a连接第2键合线7，线连接的可靠性会下降。因此，第2键合线7优选与上段侧的第2半导体存储芯片2b侧的第2焊垫5连接。
43.另外，第4键合线6c的形状优选与相邻的第1键合线6a及第3键合线6b不同，当键合线形状不同时，键合线彼此的干涉就会变少，所以优选。要想改变键合线的形状，可举出改变键合方法的手段。
44.例如，在形成第4键合线6c时，以正向键合形成键合线。也就是说，从半导体存储芯片2侧向衬底1利用球形接合与针脚式接合形成环路而形成键合线。因此，正向键合时，芯片侧留下凸点，衬底侧留下跳焊痕迹。
45.在形成相邻的第1键合线6a或第3键合线6b时，进行反向键合。首先，在半导体存储芯片2侧形成凸点。然后，从衬底1向半导体存储芯片2侧利用球形接合与针脚式接合形成环路而形成键合线。因此，衬底侧留下凸点，半导体芯片侧的凸点上留下跳焊痕迹。
46.通过刻意地改变键合线高度，也能够改变键合线的形状。如果键合线的长度变长，布线电阻与电感就容易变高，因此优选以避免键合线高度变得过高的方式改变键合线的形状。例如，只要第1键合线6a或第3键合线6b的最大高度形成得较高，键合线6b则使最大高度较低即可。另外，也可以与之相反。
47.另外，实施方式的键合线6、7能够采用具有凸点的键合线，也能够采用楔形键合中链上不间断的线。
48.如果键合线6a是反向键合，那么键合线7可设为正向键合。如果键合线6a是正向键合，那么键合线7可设为反向键合。
49.正向键合与反向键合中，键合线达到最大高度的场所不同。正向键合中达到最大高度的场所比反向键合距芯片更近。
50.控制器芯片8是控制半导体存储芯片2的读写及抹除等的半导体芯片。控制器芯片8的位置不只是图1所示的位置，也可设置在半导体存储芯片2之上或半导体存储芯片2之下。控制器芯片8以未图示的布线与衬底1连接，且与半导体存储芯片2电连接。
51.密封材9密封半导体存储芯片2、键合线6、7及控制器芯片8。密封材9是例如模具树脂。
52.焊料球10是与半导体装置100的外部电连接的端子。
53.(第2实施方式)
54.第2实施方式涉及半导体装置。第2实施方式是第1实施方式的半导体装置100的变化例。图4表示第2实施方式的半导体装置200的剖视示意图。图5表示半导体装置200的主要部分的俯视图。第2实施方式与第1实施方式的半导体装置100的不同在于，第2半导体存储芯片2b翻转设置在第1半导体存储芯片2a上，在第1半导体存储芯片2a与第2半导体存储芯片2b中，分别从衬底1的1个端子的不同坐标位置处具有两根键合线。针对第1实施方式与第2实施方式中共通的内容，省略其说明。
55.在第1实施方式中，第1半导体存储芯片2a与第2半导体存储芯片2b以相同朝向在y方向上错开地积层，但在第2实施方式中，第2半导体存储芯片2b是与第1半导体存储芯片2a旋转180
°
且在y方向上错开地积层。因为第1半导体存储芯片2a与第2半导体存储芯片2b具有共通的存储器电路，优选为同一电路的芯片，所以在如第2实施方式般使半导体存储芯片2旋转180
°
配置的情况下，从电源强化的观点来说，优选对两个半导体存储芯片2同样采用强化电源的构成。
56.因为第1半导体存储芯片2a与第2半导体存储芯片2b进行了翻转，所以即使让键合线6向第2半导体存储芯片2b侧延伸，也无法使其连接于第1半导体存储芯片2a与第2半导体存储芯片2b中共通的布线，因此，关于第2半导体存储芯片2b，也要利用来自衬底1的键合线12、13来连接衬底1与第2半导体存储芯片2b。
57.在第1实施方式中，第2键合线7与第2半导体存储芯片2b连接，但在第2实施方式中，第2键合线7是与第1半导体存储芯片2a的第1焊垫4a连接。
58.在衬底1，除端子3以外，还设置有端子11(11a、11b、11c、11d)。衬底1上的端子11经由键合线12、13与第2半导体存储芯片2b的焊垫5连接。衬底1的端子11除位置翻转以外，与端子同样。
59.在图5中，衬底1的第4端子11a、第2半导体存储芯片2a的第2焊垫5a经由第5键合线12a连接。在图5中，衬底1的端子11b、第2半导体存储芯片2b的焊垫5b经由键合线12b连接。在图5中，衬底1的端子11c、第2半导体存储芯片2b的焊垫5c经由键合线12c连接。在图5中，衬底1的第4端子11a及第2半导体存储芯片2b的第2焊垫5a经由第6键合线13连接。优选第2键合线7与第6键合线13强化第1半导体存储芯片2a与第2半导体存储芯片2b所共通的电路的电源。
60.(第3实施方式)
61.第3实施方式涉及半导体装置。第3实施方式是第1实施方式的半导体装置100的变化例。图6表示第3实施方式的半导体装置300的剖视示意图。第3实施方式与第1实施方式的半导体装置100的不同在于，将控制器芯片8设置在下部，且将积层2段半导体存储芯片2而成的积层体以旋转180
°
而相向的方式配置于控制器芯片8上。针对第1实施方式与第3实施方式中共通的内容，省略其说明。
62.在第3实施方式中，控制器芯片8由daf等粘接性树脂组成物14覆盖。在粘接性树脂组成物14上，以旋转180
°
而和由第1半导体存储芯片2a与第2半导体存储芯片2b积层而成的积层体相向的方式，设置有由第3半导体存储芯片2c与第4半导体存储芯片2d积层而成的积层体。由第1半导体存储芯片2a与第2半导体存储芯片2b积层而成的积层体和由第3半导体存储芯片2c与第4半导体存储芯片2d积层的积层体，除旋转180
°
以外，两者是相同的。
63.衬底1的端子3形成有与图6左侧的第1半导体存储芯片2a及第2半导体存储芯片2b连接的键合线6、7。另一方面，在衬底1的端子3侧的相反侧设置有端子15。从衬底1的端子15处设置有和第3半导体存储芯片2c的焊垫18与第4半导体存储芯片2d的焊垫19连接的键合线18、19。键合线18对应于第1键合线6。键合线19对应于第2键合线7。键合线18和第3半导体存储芯片2c与第4半导体存储芯片2d这两者连接，键合线19和与第2半导体存储芯片2b的第2焊垫5a相当的第4半导体存储芯片2d的焊垫17连接。键合线19对应于第2键合线7。键合线19能够与第2键合线7电连接的第1半导体存储芯片2a及第2半导体存储芯片2b的例如电源布线相当的第3半导体存储芯片2c及第4半导体存储芯片2d电连接而强化电源。
64.在如第3实施方式的半导体装置300般具备多个积层体的情况下，也能够与第1实施方式同样降低布线的电阻与电感。
65.第3实施方式的半导体装置300使用比第1实施方式的半导体装置100更多的半导体存储芯片2而谋求了在高速动作方面较为有利的电源强化，所以同时实现了高速动作与大电容。
66.(第4实施方式)
67.第4实施方式涉及半导体装置。第4实施方式是第1实施方式的半导体装置100、第2实施方式的半导体装置200及第3实施方式的半导体装置300的变化例。图7表示第4实施方式的半导体装置400的剖视示意图。在第4实施方式中，与第1实施方式的半导体装置100至
第3实施方式的半导体装置300的不同在于以如下方式配置：与第3实施方式同样将控制器芯片8设置在下部且在控制器芯片8上积层2段半导体存储芯片2，再进一步积层翻转后的2段半导体存储芯片2。针对第1实施方式至第3实施方式与第4实施方式中共通的内容，省略其说明。
68.在第3实施方式的半导体装置300中，图6左右两侧的半导体存储芯片2的2段积层体以按相同的高度相向的方式设置在粘接性树脂组成物14上，但在第4实施方式的半导体装置400中，是将旋转180
°
的第3半导体存储芯片2c及第4半导体存储芯片2d的积层体设置在第1半导体存储芯片2a与第2半导体存储芯片2b的积层体上。所述半导体装置400的形态也是第2实施方式的半导体装置200的形态的变化例。
69.如果将第3半导体存储芯片2c与第4半导体存储芯片2d以按与第2半导体存储芯片2b相同的朝向在y方向上错开的方式积层，就变成了4段的积层体，从高速动作的观点来说，优选将积层后以1根键合线连接的半导体存储芯片2的段数设为2段。从高度动作的观点来说，如果积层的半导体存储芯片2的数量增加，那么键合线的线长会变长，布线的电阻与电感会变大，从而欠佳。
70.第4实施方式的半导体装置400使用比第2实施方式的半导体装置200更多的半导体存储芯片2而谋求了在高速动作方面较为有利的电源强化，因此同时实现了高速动作与大电容。
71.其它实施方式
72.(a)如图8所示，可具备连接第2端子3b与焊垫4b的两根键合线。进而，也可具备连接焊垫4b与焊垫5b的两根键合线。此时，当第1端子3a是电源用端子时，第2端子3b是接地用端子，当第1端子3a是接地用端子时，第2端子3b是电源用端子。端子3c是信号用端子。另外，虽然未图示，但可与衬底1的所有用于io输入输出的信号用端子相邻配置电源用端子或接地用端子。在半导体芯片2a、2b中也可与所有输入输出用信号焊垫相邻配置电源焊垫或接地焊垫。可在全部的这些电源焊垫、接地焊垫，各设有两根如所述实施方式所示的用于电源强化的键合线。
73.(b)如图9所示，当有第1半导体芯片的io输入输出用信号焊垫4c时，与其相邻的电源用或接地用焊垫是4a、4b。与焊垫4c连接的第2半导体芯片的焊垫5c相邻的电源用或接地用焊垫是5a、5b。如此，有和某信号焊垫及与其连接的信号焊垫相邻的多个电源用焊垫或多个接地用焊垫。
74.此时，相邻的多个电源用焊垫中至少1个可用来自电源用端子的键合线强化，相邻的多个接地用焊垫中至少1个也可用来自接地用端子的键合线强化。
75.例如对于焊垫5a，从第1端子(设为电源用端子)3a处以线键合强化电压。对于焊垫4b，从第2端子3b(设为接地用端子)处以线键合强化电压。然而，对于4a、5b未从衬底直接强化电源。
76.也就是说，只要和某信号焊垫及与其连接的信号焊垫相邻的多个电源焊垫的至少1个在与电源用端子之间形成电路环路即可。只要和某信号焊垫及与其连接的信号焊垫相邻的多个接地焊垫的至少1个在与接地用端子之间形成电路环路即可。另外，如果将第1端子设为衬底，那么衬底与多个电源焊垫中至少1个以线键合形成环路。另外，如果将第3端子设为衬底，那么衬底与多个接地焊垫中至少1个以线键合形成环路。
77.以上，虽已对本发明的若干实施方式进行了说明，但所述实施方式是作为例子提出，并未意图限定发明的范围。所述新颖的实施方式能以其它各种形态实施，且能在不脱离发明主旨的范围内进行各种省略、替换及变更。所述实施方式及其变化例包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。