半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构侧部的源漏掺杂层以及覆盖所述源漏掺杂层的层间介质层，所述层间介质层露出所述栅极结构的顶部；刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口；在所述开口的侧壁上形成保护层；形成所述保护层后，在所述开口中形成源漏插塞。
6.可选的，刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口的步骤包括：在所述栅极结构和所述层间介质层上形成具有凹槽的掩膜层，所述凹槽露出所述源漏掺杂层正上方的层间介质层和所述源漏掺杂层侧部部分的所述栅极结构；以所述掩膜层为掩膜刻蚀所述层间介质层，形成所述开口；所述半导体结构的形成方法还包括：形成所述开口后，去除所述掩膜层。
7.可选的，采用干法刻蚀工艺刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口。
8.可选的，所述保护层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
9.可选的，形成所述保护层的步骤中，所述保护层的厚度为5纳米至9纳米。
10.可选的，在所述开口的侧壁上形成保护层的步骤包括：在所述开口的侧壁和底面
以及栅极结构上保形覆盖保护材料层；去除所述开口底面以及所述栅极结构上的保护材料层，剩余的位于所述开口侧壁的所述保护材料层作为保护层。
11.可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护材料层。
12.可选的，提供基底的步骤中，所述层间介质层和所述栅极结构之间，以及所述层间介质层和所述源漏掺杂层之间形成有抗刻蚀层；形成所述开口的步骤中，所述层间介质层的被去除速率大于所述抗刻蚀层的被去除速率；在所述开口的侧壁上形成保护层的步骤中，去除所述开口底部的所述抗刻蚀层。
13.可选的，在所述开口中形成源漏插塞的步骤包括：在所述开口中以及所述栅极结构上形成金属材料层；采用平坦化工艺去除露出所述开口的所述金属材料层；回刻蚀所述开口中部分厚度的所述金属材料层，剩余位于开口中的所述金属材料层作为源漏插塞。
14.可选的，提供基底的步骤中，在所述层间介质层之间的所述栅极结构上形成金属层；回刻蚀所述开口中部分厚度的所述金属材料层的过程中，去除所述栅极结构上的所述金属层；所述半导体结构的形成方法还包括：在所述栅极结构上和源漏插塞上形成盖帽层。
15.可选的，提供基底的步骤中，所述基底包括器件区和隔离区，所述源漏掺杂层形成在所述器件区中，所述层间介质层形成在所述隔离区中；刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口的步骤中，所述开口形成在所述器件区中。
16.相应的，本发明实施例还提供一种半导体结构，包括：衬底；栅极结构，位于所述衬底上；源漏掺杂层，位于所述栅极结构的侧部；保护层，位于所述源漏掺杂层两侧的所述栅极结构的侧壁上；源漏插塞，位于所述保护层之间，且所述源漏插塞的底部与所述源漏掺杂层连接。
17.可选的，所述保护层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
18.可选的，所述保护层的厚度为5纳米至9纳米。
19.可选的，所述半导体结构还包括：抗刻蚀层，位于所述保护层和所述栅极结构之间。
20.可选的，所述半导体结构还包括：盖帽层，位于所述栅极结构的顶部以及源漏插塞的顶部。
21.可选的，所述衬底包括器件区和隔离区；所述源漏掺杂层位于所述器件区中；所述半导体结构还包括：层间介质层，位于所述隔离区中。
22.与现有技术相比，本发明实施例的技术方案具有以下优点：
23.本技术实施例提供的半导体结构的形成方法中，刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口，在所述开口的侧壁上形成保护层，形成所述保护层后，在所述开口中形成源漏插塞。本技术实施例中，所述保护层将所述源漏插塞与所述栅极结构电隔离，使得所述源漏插塞与栅极结构不易桥接，有利于提高半导体结构的电学性能。
附图说明
24.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
25.图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
26.目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
27.图1至图4，是一种半导体结构的形成方法中各步骤对应的结构示意图。
28.如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的栅极结构2、位于所述栅极结构2侧部的源漏掺杂层3以及覆盖所述源漏掺杂层3的层间介质层4，所述层间介质层4露出所述栅极结构2的顶部。
29.如图2所示，在所述基底上形成具有凹槽6的掩膜层5，所述凹槽6露出所述源漏掺杂层3正上方的层间介质层4。
30.如图3所示，以所述掩膜层5(如图2所示)为掩膜刻蚀所述源漏掺杂层3上的层间介质层4，形成露出源漏掺杂层3的开口7；形成所述开口7后，去除所述掩膜层5。
31.如图4所示，在所述开口7中形成源漏插塞8。
32.随着半导体技术的发展，在先进制程中，套刻误差对半导体工艺的影响越来越大，形成所述掩膜层5的过程中，因为套刻误差的影响，会导致所述掩膜层5中凹槽6与所述源漏掺杂层3中正上方的层间介质层4不相对应，所述凹槽6易露出栅极结构2，相应的以所述掩膜层5为掩膜刻蚀所述层间介质层4，形成开口7的过程中，易露出所述栅极结构2，从而形成在所述开口7中的源漏插塞8与栅极结构2易桥接，导致半导体结构的电学性能不佳。此外，提供基底的步骤中，所述栅极结构2之间的间距存在差异(pitch walking)以及所述栅极结构2侧壁存在的刻蚀线边缘粗糙度(liner edge roughness，ler)也会加剧形成开口7的过程中，露出所述栅极结构2的概率。
33.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构侧部的源漏掺杂层以及覆盖所述源漏掺杂层的层间介质层，所述层间介质层露出所述栅极结构的顶部；刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口；在所述开口的侧壁上形成保护层；形成所述保护层后，在所述开口中形成源漏插塞。
34.本发明实施例提供的半导体结构的形成方法中，刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口，在所述开口的侧壁上形成保护层，形成所述保护层后，在所述开口中形成源漏插塞。本技术实施例中，所述保护层将所述源漏插塞与所述栅极结构电隔离，使得所述源漏插塞与栅极结构不易桥接，有利于提高半导体结构的电学性能。
35.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
36.图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
37.如图5所示，提供基底，所述基底包括衬底100、位于所述衬底100上的栅极结构101、位于所述栅极结构101侧部的源漏掺杂层102以及覆盖所述源漏掺杂层102的层间介质层103，所述层间介质层103露出所述栅极结构101的顶部。
38.所述基底为后续形成半导体提供工艺平台。
39.本实施例中，提供基底的步骤中，所述基底包括器件区i和隔离区ii。在半导体结构的形成方法中，后续在所述器件区i上形成器件，所述隔离区ii用于隔离器件区i。
40.本实施例以形成的半导体结构为鳍式场效应晶体管(finfet)为例。相应的，基底包括衬底100和位于衬底100上的鳍部。其他实施例中，半导体结构还可以为平面晶体管(mosfet)。
41.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
42.在半导体结构工作时，所述栅极结构101用于开启或关闭沟道。
43.具体的，所述栅极结构101的材料包括功函数层1011和位于所述功函数层1011上的栅极层1012。
44.在半导体结构工作时，功函数层1011用于调节晶体管的阈值电压。
45.本实施例中，栅极层1012的材料包括镁钨合金。其他实施例中，栅极层的材料包括co、ru和w中的一种或多种。
46.需要说明的是，提供基底的步骤中，在所述层间介质层103之间的所述栅极结构101上形成有金属层104。
47.所述栅极结构101和金属层104的形成步骤通常包括：在所述层间介质层103之间形成栅极开口(图中未示出)；在所述栅极开口的底面和侧壁上保形覆盖功函数材料层(图中未示出)，所述功函数材料层之间具有沟槽(图中未示出)；去除所述栅极开口顶部的所述功函数材料层，剩余的所述功函数材料层作为功函数层1011；在所述沟槽和所述功函数层1011上形成导电材料层，所述沟槽中的所述导电材料层作为栅极层1012，高于所述功函数层1011顶面的所述导电材料层，作为金属层104。
48.形成所述栅极结构101和金属层104的步骤中，去除所述栅极开口顶部的所述功函数材料层，形成功函数层1011，使得功函数层1011之间的沟槽的深宽比降低，降低在所述沟槽中填充导电材料层的工艺难度，使得形成在功函数层1011之间的所述导电材料层中不易存在孔隙，有利于提高所述栅极层1012的形成质量。
49.需要说明的是，提供基底的步骤中，所述栅极结构101的侧壁上形成有侧墙层111。
50.侧墙层111用于保护栅极结构101的侧壁不易受损伤。
51.本实施例中，所述侧墙层111的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
52.在半导体结构工作时，源漏掺杂层102用于为沟道提供应力，提高沟道中载流子的迁移速率。
53.本实施例中，半导体结构用于形成nmos(negative channel metal oxide semiconductor)，源漏掺杂层102为掺杂n型离子的碳化硅或磷化硅。本实施例通过在碳化硅或磷化硅中掺杂n型离子，使n型离子取代晶格中硅原子的位置，掺入的n型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，n型离子包括：磷、砷或锑。
54.其他实施例中，半导体结构用于形成pmos(positive channel metal oxide semiconductor)。源漏掺杂层掺杂p型离子的锗化硅。本实施例通过在锗化硅中掺杂p型离子，使p型离子取代晶格中硅原子的位置，掺入的p型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，p型离子包括：硼、镓或铟。
55.本实施例中，源漏掺杂层102形成在所述器件区i中。
56.层间介质层103用于电隔离相邻器件。
57.本实施例中，所述层间介质层103的材料为绝缘材料。具体的所述层间介质层103的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层103的工艺难度和工艺成本。
58.需要说明的是，提供基底的步骤中，所述层间介质层103形成在所述隔离区ii中。
59.所述层间介质层103形成在所述隔离区ii中用于电隔离相邻器件区i。
60.提供基底的步骤中，所述层间介质层103和所述栅极结构101之间，以及所述层间介质层103和所述源漏掺杂层102之间形成有抗刻蚀层105。
61.后续刻蚀所述源漏掺杂层102上的层间介质层103，形成所述开口的步骤中，所述层间介质层103的被去除速率大于所述抗刻蚀层105的被去除速率，所述抗刻蚀层105保护所述源漏掺杂层102不易受损伤。
62.具体的，所述抗刻蚀层105的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层105的材料为氮化硅。
63.参考图6和图7，刻蚀所述源漏掺杂层102顶部的所述层间介质层103，形成开口106。
64.所述开口106为后续形成源漏插塞提供工艺空间。
65.刻蚀所述源漏掺杂层102顶部的所述层间介质层103，形成开口106的步骤包括：在所述栅极结构101和所述层间介质层103上形成具有凹槽108的掩膜层107，所述凹槽108露出所述源漏掺杂层102正上方的层间介质层103和源漏掺杂层102侧部部分的栅极结构101；以所述掩膜层107为掩膜刻蚀所述层间介质层103，形成所述开口106。
66.所述掩膜层107中的凹槽108露出所述源漏掺杂层102正上方的层间介质层103和源漏掺杂层102侧部部分的栅极结构101，使得所述掩膜层107能够完全露出所述器件区i中的所述层间介质层103，从而在以掩膜层107为掩膜刻蚀所述层间介质层103的过程中，所述层间介质层103的材料为氧化硅，所述栅极结构101的材料为金属，在所述层间介质层103和金属层104高刻蚀选择比的作用下，所述层间介质层103易被去除，且栅极结构101不易受损伤。
67.本实施例中，所述金属层104形成在所述栅极结构101的顶部，所述掩膜层107形成在所述金属层104的顶部，所述层间介质层103的材料包括氧化硅，以所述掩膜层107为掩膜刻蚀所述层间介质层103的过程中，所述金属层104受损伤较小，相应的所述金属层104下方的所述栅极结构101不易受损伤。
68.需要说明的是，形成所述开口106的步骤中，所述层间介质层103的被去除速率大于所述抗刻蚀层105的被去除速率。
69.所述抗刻蚀层105保护所述源漏掺杂层102不易受损伤，在半导体结构工作时，源漏掺杂层102能够给沟道提供足够的应力，提高沟道中载流子的迁移速率。
70.本实施例中，以所述掩膜层107为掩膜采用干法刻蚀工艺刻蚀所述层间介质层103，形成所述开口106。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述开口106的形貌满足工艺需求，且还有利于提高所述源漏掺杂层102上的层间介质层103的去除效率。且采用干法刻蚀工艺刻蚀所述层间介质层103，形成所述开口106的过程中，能够以所述抗刻蚀层105为刻蚀停止位置，降低对其他膜层的损伤。
71.掩膜层107为能起到掩膜作用且易于去除的材料，使得在后续去除掩膜层107时减
少对抗刻蚀层105的损伤，使得后续形成在所述开口106中的源漏插塞不易与栅极结构101桥接。
72.本实施例中，所述掩膜层107包括有机材料层1071、位于所述有机材料层1071上的抗反射涂层1072以及位于所述抗反射涂层1072上的光刻胶层1073。
73.所述有机材料层1071的材料包括有机材料，例如：odl(organic dielectric layer，有机介电层)材料、duo(deep uv light absorbing oxide，深紫外光吸收氧化层)材料和apf(advanced patterning film，先进图膜)材料中的一种或多种。
74.抗反射涂层1072的材料包括：darc(dielectric anti-reflective coating，介电抗反射涂层)材料或barc(bottom anti-reflective coating，底部抗反射涂层)材料。
75.刻蚀所述源漏掺杂层102顶部的所述层间介质层103，形成开口106的步骤中，所述开口106形成在所述器件区i中。后续在所述开口106中，形成与器件区i的源漏掺杂层102连接的源漏插塞。
76.所述半导体结构的形成方法还包括：形成所述开口106后，去除所述掩膜层107。
77.本实施例中，采用灰化工艺去除所述掩膜层107。所述掩膜层107的材料包括有机材料，采用灰化工艺及时去除所述掩膜层107，使得掩膜层107中的有机材料不易污染机台。
78.参考图8和图9，在所述开口106的侧壁上形成保护层109(如图9所示)。
79.形成所述保护层109后，后续在所述开口106中形成源漏插塞，所述保护层109将所述源漏插塞与所述栅极结构101电隔离，使得所述源漏插塞与栅极结构101不易桥接，有利于提高半导体结构的电学性能。
80.本实施例中，所述保护层109的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
81.在所述开口106的侧壁上形成保护层109的步骤包括：在所述开口106的侧壁和底面以及栅极结构101上保形覆盖保护材料层110；去除所述开口106底面以及所述栅极结构101上的保护材料层110，剩余的位于所述开口106侧壁的所述保护材料层110作为保护层109。
82.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述保护材料层110。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高保护材料层110的厚度均一性，使保护材料层110能够保形覆盖在所述开口106的侧壁、和底面以及所述金属层104的顶部；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述保护材料层110的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述保护材料层。
83.需要说明的是，形成所述保护层109的步骤中，所述保护层109不宜过厚也不宜过薄。若所述保护层109过厚，会花费过多的工艺时间形成所述保护层109，导致保护层109的形成效率较低，且所述保护层109过厚，会过多的占据后续源漏插塞的形成空间，导致源漏插塞与源漏掺杂层102的接触电阻过大，导致半导体结构的电学性能不佳。若所述保护层109过薄，所述保护层109电隔离源漏插塞与栅极结构101的性能较差，在半导体结构工作时，所述源漏插塞与栅极结构101易出现漏电流的情况。本实施例中，形成所述保护层109的步骤中，所述保护层109的厚度为5纳米至9纳米。
84.需要说明的是，在所述开口106的侧壁上形成保护层109的步骤中，去除所述开口
106底部的所述抗刻蚀层105。具体的，在去除所述开口106底部的所述保护材料层110的步骤中，去除所述开口106底部的所述抗刻蚀层105。
85.去除所述开口106底部的所述抗刻蚀层105露出所述源漏掺杂层102，为后续形成与源漏掺杂层102连接的源漏插塞做准备。
86.参考图10和图11，形成所述保护层109后，在所述开口106中形成源漏插塞112(如图11所示)。
87.所述源漏插塞112将源漏掺杂层102与后段金属连接。
88.所述源漏插塞112的材料为导电材料。具体的，所述导电材料包括w、co、cu和al中的一种或多种。本实施例中，所述源漏插塞112的材料包括w，w的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
89.需要说明的是，本实施例中，所述源漏插塞112和金属层104均为金属材料，在后续去除所述金属层104的步骤中，能够去除部分厚度的所述源漏插塞112。
90.具体的，在所述开口106中形成源漏插塞112的步骤包括：
91.如图10所示，在所述开口106中以及所述栅极结构101上形成金属材料层113(图中未示出)；采用平坦化工艺去除露出所述开口106的所述金属材料层113。
92.本实施例中，采用电化学电镀工艺在所述开口106中填充金属材料层113，电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。其他实施例中，还可以采用原子层沉积工艺形成所述金属材料层，原子层沉积工艺包括进行多次的原子层沉积循环，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，有利于减小金属材料层中出现孔隙的概率，相应的所述源漏插塞中出现孔隙的概率较低。
93.本实施例中，采用化学机械研磨(chemical mechanical planarization，cmp)进行所述平坦化工艺，所述平坦化工艺的过程中，以所述侧墙层111的顶部为刻蚀停止位置。化学机械研磨是一种全局表面平坦化技术。
94.如图11所示，回刻蚀所述开口106中部分厚度的所述金属材料层113，剩余位于开口106中的所述金属材料层113作为源漏插塞112。
95.本实施例中，采用干法刻蚀工艺回刻蚀所述开口106中部分厚度的所述金属材料层113，剩余位于开口106中的所述金属材料层113作为源漏插塞112。干法刻蚀工艺能够精确控制所述金属材料层113的去除厚度，降低对其他膜层结构的损伤。
96.需要说明的是，回刻蚀所述开口106中部分厚度的所述金属材料层113的过程中，去除所述栅极结构101上的所述金属层104。
97.在回刻蚀部分厚度的所述金属材料层113的过程中，去除所述金属层104，露出所述栅极结构101，能够简化半导体结构的形成工艺，为后续在所述栅极结构101上形成盖帽层做准备。
98.还需要说明的是，回刻蚀所述开口106中部分厚度的所述金属材料层113的过程中，所述隔离区ii中的所述层间介质层103不易受损伤。
99.参考图12，所述半导体结构的形成方法还包括：在所述栅极结构101上和源漏插塞112上形成盖帽层114。
100.在后续所述半导体结构的形成过程中，盖帽层114用于保护栅极结构101和源漏插塞112的顶部不易受损伤。
101.所述盖帽层114的材料包括：氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
102.相应的，本发明实施例还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
103.所述半导体结构包括：衬底100；栅极结构101，位于所述衬底100上；源漏掺杂层102，位于所述栅极结构101的侧部；保护层109，位于所述源漏掺杂层102两侧的所述栅极结构101的侧壁上；源漏插塞112，位于所述保护层109之间，且所述源漏插塞112的底部与所述源漏掺杂层102连接。
104.本技术实施例提供的半导体结构中，源漏插塞112，位于所述保护层109之间，也就是说所述保护层109位于所述源漏插塞112与所述栅极结构101之间，所述保护层109用于电隔离所述源漏插塞112与所述栅极结构101，使得所述源漏插塞112与栅极结构101不易桥接，有利于提高半导体结构的电学性能。
105.本实施例中，所述衬底100包括器件区i和隔离区ii。在半导体结构中，在所述器件区i上形成器件，所述隔离区ii用于隔离器件区i。
106.本实施例以形成的半导体结构为鳍式场效应晶体管(finfet)为例。相应的，基底包括衬底100和位于衬底100上的鳍部。其他实施例中，半导体结构还可以为平面晶体管(mosfet)。
107.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
108.在半导体结构工作时，所述栅极结构101用于开启或关闭沟道。
109.具体的，所述栅极结构101的材料包括功函数层1011和位于所述功函数层1011上的栅极层1012。
110.在半导体结构工作时，功函数层1011用于调节晶体管的阈值电压。
111.本实施例中，栅极层1012的材料包括镁钨合金。其他实施例中，栅极层的材料包括co、ru和w中的一种或多种。
112.所述半导体结构还包括：侧墙层111，位于所述栅极结构101的侧壁。
113.侧墙层111用于保护栅极结构101的侧壁不易受损伤。
114.本实施例中，所述侧墙层111的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
115.在半导体结构工作时，源漏掺杂层102用于为沟道提供应力，提高沟道中载流子的迁移速率。
116.本实施例中，半导体结构用于形成nmos(negative channel metal oxide semiconductor)，源漏掺杂层102为掺杂n型离子的碳化硅或磷化硅。本实施例通过在碳化硅或磷化硅中掺杂n型离子，使n型离子取代晶格中硅原子的位置，掺入的n型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，n型离子包括：磷、砷或锑。
117.其他实施例中，半导体结构用于形成pmos(positive channel metal oxide semiconductor)。源漏掺杂层掺杂p型离子的锗化硅。本实施例通过在锗化硅中掺杂p型离子，使p型离子取代晶格中硅原子的位置，掺入的p型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，p型离子包括：硼、镓或铟。
118.本实施例中，源漏掺杂层102形成在所述器件区i中。
119.所述半导体结构还包括：层间介质层103，位于所述隔离区ii中。
120.层间介质层103用于电隔离相邻器件。
121.本实施例中，所述层间介质层103的材料为绝缘材料。具体的所述层间介质层103的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层103的工艺难度和工艺成本。
122.需要说明的是，所述层间介质层103位于所述隔离区ii中。
123.所述层间介质层103形成在所述隔离区ii中用于电隔离相邻器件区i。
124.本实施例中，所述保护层109的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
125.需要说明的是，所述保护层109不宜过厚也不宜过薄。若所述保护层109过厚，会花费过多的工艺时间形成所述保护层109，导致保护层109的形成效率较低，且所述保护层109过厚，会过多的占据源漏插塞112的形成空间，导致源漏插塞112与源漏掺杂层102的接触电阻过大，导致半导体结构的电学性能不佳。若所述保护层109过薄，所述保护层109电隔离源漏插塞112与栅极结构101的性能较差，在半导体结构工作时，所述源漏插塞112与栅极结构101易出现漏电流的情况。本实施例中，所述保护层109的厚度为5纳米至9纳米。
126.所述半导体结构还包括：抗刻蚀层105，位于所述保护层109和所述栅极结构101之间。
127.在形成所述半导体结构的步骤中，所述抗刻蚀层105用于保护栅极结构101的侧壁不易受损伤，相应的有利于进一步电隔离所述栅极结构101和源漏插塞112。
128.具体的，所述抗刻蚀层105的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层105的材料为氮化硅。
129.所述半导体结构还包括：盖帽层114，位于所述栅极结构101的顶部以及源漏插塞112的顶部。
130.在后续所述半导体结构的形成过程中，盖帽层114用于保护栅极结构101和源漏插塞112的顶部不易受损伤。
131.所述盖帽层114的材料包括：氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
132.本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
133.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。