一种半导体器件及其制造方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.图1示出了现有技术中一种半导体器件的结构示意图。如图1所示，在半导体衬底10上形成纳米线结构。在形成纳米线结构的过程中，会在半导体衬底10上从下至上形成至少两组由牺牲层和半导体层构成的叠层。在叠层的沟道形成区形成牺牲栅和栅极侧墙后，会去除叠层对应源/漏区形成区的部分。之后，在上述源/漏区形成区内分别对应形成源/漏区15。为限定后续形成的栅堆叠所具有的栅长，可以在形成源/漏区15前，在沟道形成区内剩余的牺牲层的两端形成内侧墙14。内侧墙14的存在，可以在后续去除牺牲层的过程中保护源/漏区15不受损伤，并使得后续形成的栅堆叠仅环绕在沟道区12的外周。
3.但是，随着半导体器件的微缩，半导体器件各部分的尺寸逐渐减小。相应的，位于牺牲层外侧的内侧墙14的厚度不断减小，而厚度较薄的内侧墙14所具有的防渗透性较差。此时在去除牺牲层的过程中，刻蚀牺牲层的刻蚀剂容易穿过防渗透性较差的内侧墙14，并与源/漏区15接触，使得源/漏区15损伤，从而导致半导体器件的性能变差。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于在半导体器件的制造过程中，在去除位于沟道区之间、以及沟道区与半导体衬底之间的牺牲层时，防止源/漏区损伤，提高半导体器件的性能。
5.为了实现上述目的，本发明提供一种半导体器件。该半导体器件包括：半导体衬底；
6.位于半导体衬底上的有源区，有源区包括沟道区、以及位于沟道区两侧的源/漏区；
7.至少位于沟道区的侧壁的栅堆叠，以及位于栅堆叠两侧的侧墙；
8.其中，沿着远离沟道区中心的方向，源/漏区的材料与沟道区的材料之间的刻蚀选择比逐渐增大。
9.与现有技术相比，本发明提供的半导体器件中，在沟道区的两侧分别形成有源/漏区。并且，沿着远离沟道区中心的方向，源/漏区的材料与沟道区的材料之间的刻蚀选择比逐渐增大。也就是说，沿着靠近沟道区中心的方向，源/漏区分别与沟道区的材料越来越相近。此外，在半导体器件制造过程中，为便于后续对沟道区进行释放，牺牲层与沟道区之间需要具有一定的刻蚀选择比，以防止去除牺牲层时损伤沟道区。在上述情况下，因牺牲层与沟道区之间具有一定的刻蚀选择比，并且源/漏区与沟道区接触的部分与沟道区的材料较为相近，故源/漏区与沟道区接触的部分与牺牲层之间也具有一定的刻蚀选择比。基于此，在去除牺牲层时，即使刻蚀牺牲层的刻蚀剂可以穿过较薄的内侧墙渗透到源/漏区与沟道区接触的部分，上述刻蚀剂也不会损伤到源/漏区，从而提高了半导体器件的性能。
10.本发明还提供了一种半导体器件的制造方法。该半导体器件的制造方法包括：
11.提供一半导体衬底；
12.在半导体衬底上形成沟道区；
13.在沟道区的两端外延形成源/漏区，其中，沿着远离沟道区中心的方向，源/漏区的材料与沟道区的材料之间的刻蚀选择比逐渐增大；
14.至少在沟道区的侧壁形成栅堆叠。
15.与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。
附图说明
16.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
17.图1示出了现有技术中一种半导体器件的结构示意图；
18.图2示出了本发明实施例中形成叠层结构的立体图；
19.图3示出了本发明实施例中形成叠层的立体图；
20.图4示出了本发明实施例中形成牺牲栅和栅极侧墙的立体图；
21.图5示出了本发明实施例中形成沟道区后的立体图；
22.图6至图10为在半导体制造工艺过程中沿图2中a-a’方向的剖面图；
23.其中，图6示出了本发明实施例中形成凹槽后的剖面图；
24.图7示出了本发明实施例中形成内侧墙后的剖面图；
25.图8示出了本发明实施例中形成源/漏区后的剖面图；
26.图9示出了本发明实施例中去除牺牲层和牺牲栅后的剖面图；
27.图10示出了本发明实施例中形成栅堆叠后的剖面图。
28.附图标记：
29.10为半导体衬底，110为牺牲材料层，120为第一材料层，130为半导体层，11为牺牲层，12为沟道区，13为牺牲栅，14为内侧墙，15为源/漏区，16为第一外延层，17为第二外延层，18为栅介质层，19为栅极，20为栅堆叠，21为栅极侧墙。
具体实施方式
30.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
31.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
32.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向
中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
33.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
34.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
35.为了解决在去除位于沟道区之间、以及沟道区与半导体衬底之间的牺牲层的过程中，损伤到源/漏区，降低半导体器件性能的技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，本发明实施例提供的半导体器件中，沿着远离沟道区中心的方向，源/漏区的材料与沟道区的材料之间的刻蚀选择比逐渐增大。此时，源/漏区分别和沟道区接触的部分与牺牲层之间具有一定的刻蚀选择比，故大大降低了上述刻蚀剂对源/漏区的损伤，从而提高了半导体器件的性能。
36.为了方便描述，下文仅描述本发明实施例提供的半导体器件与现有技术中的半导体器件的不同之处，其它未描述的结构，可以参考现有技术的描述。当然，本领域技术人员也可以在下文基础上结合本发明实施例的描述，对现有其它半导体器件进行改进。
37.针对上述问题，本发明实施例提供了一种半导体器件。该半导体器件至少包括半导体衬底、位于半导体衬底上的有源区，上述有源区包括沟道和源/漏区。其中，源/漏区在远离沟道区中心的方向上具有与沟道区相比逐渐增大的刻蚀选择比。例如沟道区如果是si，则源漏区可以采用逐渐增加ge比例的sige外延工艺形成。在沟道区的端部，可以直接外延si层，达到一定厚度之后再加入ge杂质。栅堆叠可以至少位于沟道区的侧壁上。以及位于栅堆叠两侧的侧墙，其中侧墙可以包括内侧墙和栅极侧墙。
38.以下将该半导体器件分别应用于为finfet(fin field-effect transistor，鳍式场效应晶体管)器件或环栅纳米线器件，并对应用实例进行详细描述。
39.对于finfet，沟道区直接形成半导体衬底之上，栅堆叠位于沟道区的侧壁和顶部。此时半导体衬底可以是体硅衬底，或者是soi衬底。如果soi衬底，沟道区可以通过刻蚀soi的顶层硅形成。对于finfet，侧墙为位于栅堆叠两侧的栅极侧墙。
40.如图10所示为根据本发明实施例提供的另一个半导体器件的结构示意图，这里将本发明的实施例用于环栅纳米线器件。该环栅纳米线器件包括：半导体衬底10、位于其上的纳米线沟道(即沟道区12)、栅堆叠20和侧墙。
41.上述半导体衬底10为后续工艺提供工作平台，可以是本领域技术人员熟知的任何半导体衬底10。示例性的，半导体衬底10可以是例如体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、硅锗衬底。下面以硅衬底为例进行描述。
42.有源区位于半导体衬底10上，有源区可以包括沟道区12、以及位于沟道区12两侧的源/漏区15。其中，沿着远离沟道区12中心的方向，源/漏区15的材料与沟道区12的材料之间的刻蚀选择比逐渐增大。
43.栅堆叠20环绕沟道区12的四周，沟道区12可以包括至少两个纳米线。源/漏区15分别位于纳米线的两端。沟道区12包括但不限于是纳米线，也可以是纳米片等，沟道区12的材料可以包括si。栅堆叠20可以包括栅介质层18和栅极19。其中，栅介质层18的材料可以为高k介质、二氧化硅等绝缘材料。栅极19可以包括功函数层和栅金属层，功函数层和栅金属层的材料可以氮化钛、氮化钽等导电材料。侧墙形成在栅堆叠20的两侧。侧墙包括内侧墙14以及栅极侧墙21。内侧墙14和栅极侧墙21均位于栅堆叠20和源/漏区15之间。内侧墙14的材料可以为氮化硅等绝缘材料。内侧墙14的厚度可以根据实际情况进行设置。内侧墙14可以相对于沟道区12的两端内凹。栅极侧墙21可以用于限定后续形成的栅堆叠20所具有的栅长。栅极侧墙21的材料可以包括氧化硅或氮化硅等材料。
44.源/漏区15可以根据实际需要进行p型掺杂或n型掺杂。例如：当半导体器件为n型半导体器件时，源/漏区15内掺杂有n型杂质。又例如：当半导体器件为p型半导体器件时，源/漏区15内掺杂有p型杂质。
45.为使得沿着远离沟道区12中心的方向，源/漏区15的材料与沟道区12的材料之间的刻蚀选择比逐渐增大。源/漏区15的材料可以参考沟道区12的材料进行选择。具体的，源/漏区15的材料可以分别与沟道区12的材料不同。或者，源/漏区15的材料可以分别与沟道区12的材料相同。即源/漏区15的材料可以根据实际情况选择，只要保证去除牺牲层时不会损伤到源/漏区15即可。
46.由上述内容可知，沿着靠近沟道区12中心的方向，源/漏区15分别与沟道区12的材料越来越相近。此外，在半导体器件制造过程中，为便于后续对沟道区12进行释放，牺牲层与沟道区12之间需要具有一定的刻蚀选择比，以防止去除牺牲层时损伤沟道区12。在上述情况下，因牺牲层与沟道区12之间具有一定的刻蚀选择比，并且源/漏区15与沟道区12接触的部分与沟道区12的材料较为相近，故源/漏区15与沟道区12接触的部分与牺牲层之间也具有一定的刻蚀选择比。基于此，在去除牺牲层时，即使刻蚀牺牲层的刻蚀剂可以穿过较薄的内侧墙14渗透到源/漏区15与沟道区12接触的部分，上述刻蚀剂也不会影响到源/漏区15，从而提高了半导体器件的性能。
47.在一种可能的实现方式中，为进一步确保刻蚀剂不会损伤到源/漏区15。源/漏区15均可以至少包括第一外延层16和第二外延层17。在水平方向上，沿着靠近沟道区12中心的方向，第一外延层16形成在沟道区12的外侧。第二外延层17形成在第一外延层16远离沟道区12的一侧。第一外延层16与沟道区12的刻蚀选择比可以为1。
48.具体来说，当第一外延层16与沟道区12的刻蚀选择比为1时，第一外延层16的材料可以与沟道区12的材料相同。并且，为使得源/漏区15可以满足其他工作要求(例如：具有较高的载流子迁移率)，在满足上述刻蚀选择比的条件下，在第二外延层17内也可以含有其他元素。
49.例如：当沟道区12的材料包括si时，源/漏区15的材料均可以包括sige。应理解，这里的sige是指具有一定浓度的ge掺杂在si中形成的物质，ge与si的浓度包括但不限于50％的si和50％的ge。示例性的，第一外延层16的材料可以包括si。第二外延层17的材料可以包
括si
1-x
ge
x
，0＜x≤1。并且，在水平方向上，沿着远离沟道区12中心的方向，第二外延层17中ge的浓度越来越高。
50.或者，第一外延层16的材料可以与沟道区12的材料相近。例如：当沟道区12的材料包括si时，源/漏区15的材料可以包括sige。并且，第一外延层16中ge的浓度不高于1％，此时可以保护第一外延层16不被刻蚀，进而保护源/漏区15不受损伤。
51.在上述两种情况下，第二外延层17中ge的初始浓度均可以为1％或者大于1％，例如小于5％，即第二外延层17中ge的浓度可以从1％逐渐增加到实际需要的浓度。此时，可以避免出现第一外延层16中ge的浓度趋近于零或为零时，与第一外延层16接触的第二外延层17中ge的浓度一下提高到80％或100％等实际需要的浓度，源/漏区15中ge的浓度提高太多，第一外延层16与第二外延层17中晶格差异较大，使得第二外延层17的质量较差，进而降低半导体器件的性能。
52.值得注意的是，不管第一外延层16的材料与沟道区12含有的材料相同还是相近。只要第一外延层16与沟道区12的刻蚀选择比基本为1，那么在刻蚀牺牲层时，刻蚀牺牲层的刻蚀剂更不易刻蚀到第一外延层16，进一步确保源/漏区15不受损伤。
53.第一外延层16的厚度可以大于或等于5埃。应理解，这里的厚度是指沿着沟道区12长度延伸方向上的第一外延层16的厚度。当第一外延层16与沟道区12的刻蚀选择比趋近于1时，若第一外延层16的厚度大于或等于5埃，此时即使刻蚀剂穿过内侧墙14刻蚀到部分第一外延层16，但是由于第一外延层16具有一定的厚度，所以刻蚀剂不会轻易刻穿第一外延层16，大大降低了刻蚀剂对第二外延层17的损伤。当然，第一外延层16的厚度还可以根据实际情况进行设置。
54.本发明实施例还提供了一种半导体器件的制造方法。该半导体器件的制造方法可以用于制造finfet器件和环栅纳米线器件。下文将主要以环栅纳米线器件制造为例进行描述，应理解，以下描述仅用于理解不作为具体限定。参照图2至图10，该半导体器件的制造方法包括：
55.首先，提供一半导体衬底。至于半导体衬底的选择可以参考前文，此处不做赘述。
56.参照图2，在半导体衬底10上形成叠层结构，叠层结构包括牺牲材料层110、以及形成在牺牲材料层110上的第一材料层120。
57.示例性的，可以采用化学气相沉积等方式在半导体衬底10上形成叠层结构，叠层结构包括牺牲材料层110、以及形成在牺牲材料层110上的第一材料层120。其中，上述牺牲材料层110后续会对应形成牺牲层。第一材料层120后续会对应形成半导体层。因此，上述牺牲材料层110和第一材料层120之间具有一定的刻蚀选择比。具体的，上述牺牲材料层110的材料可以包括sige。第一材料层120的材料可以包括si。需要说明的是，为避免后续刻蚀、清洗等操作会对位于顶层的第一材料层120造成损伤，从而影响最终形成的沟道区的质量，可以在位于最上方的第一材料层120上再形成一层牺牲材料层110。
58.参照图3，在形成环栅纳米线器件过程中，在半导体衬底10上从下至上形成至少两组由牺牲层11和半导体层130构成的叠层。上述叠层具有源/漏区形成区、以及位于源/漏区形成区之间的沟道形成区。
59.示例的，可以在叠层结构顶部形成硬掩模材料层(图3中未示出)，在硬掩模材料层上形成光刻胶层(图3中未示出)，根据要形成的牺牲层11和半导体层130的图案将光刻胶层
进行图案化，根据图案化后的光刻胶图形刻蚀所述硬掩模材料层形成掩模图形。然后以掩模图形为掩模，采用反应离子刻蚀、等离子体刻蚀等方法自上而下依次刻蚀叠层结构中位于掩模图形以外的部分，从而剩余的叠层结构成为叠层。上述叠层包括至少两组由牺牲层11和半导体层130。之后，去除光刻胶图形和掩模图形。
60.参照图4，在沟道形成区的侧壁和顶壁形成牺牲栅13和栅极侧墙21。
61.示例性的，可以采用化学气相沉积等方式在半导体衬底10和叠层上沉积牺牲栅材料。然后采用干法刻蚀或湿法刻蚀的方式，刻蚀牺牲栅材料，仅在叠层位于沟道形成区的侧壁和顶壁形成牺牲栅13。牺牲栅13的材料可以包括多晶硅。
62.当然，也可以采用化学气相沉积等方式在牺牲栅13的外侧沉积栅极侧墙材料，然后采用干法刻蚀或湿法刻蚀的方式，刻蚀栅极侧墙材料获得栅极侧墙21。上述栅极侧墙21的材料可以包括氧化硅或氮化硅。
63.参照图5，刻蚀叠层使得半导体层成为纳米线。至少两个纳米线构成沟道区12。
64.示例性的，可以将牺牲栅13和栅极侧墙21作为掩膜，采用干法刻蚀或湿法刻蚀的方式，对露在栅极侧墙21外的叠层进行刻蚀。去除叠层位于源/漏区形成区的部分，使牺牲层11和半导体层变短。此时，剩余的半导体层成为纳米线，上述至少两个纳米线构成沟道区12。在本发明实施例中，沟道区12和剩余的牺牲层11也可以与栅极侧墙21的侧壁齐平。或者，沟道区12和剩余的牺牲层11可以相对于栅极侧墙21的侧壁向外凸出。
65.参照图6，刻蚀牺牲层11，在剩余牺牲层11的两端形成凹槽。
66.示例性的，根据沟道区12选择性刻蚀牺牲层11。如果沟道区12的材料是si，牺牲层11的材料是sige，则可以采用氧化方式处理刻蚀后形成的叠层。由于sige具有更快的氧化速度，后续可以采用原子层刻蚀或者湿法腐蚀等方法，进行sige层(即牺牲层11)的内凹刻蚀，从而在剩余牺牲层11的两端形成凹槽。凹槽的厚度可以是1nm至3nm，当然，凹槽的厚度还可以根据实际情况进行设置。
67.参照图7，为更好地限定后续形成的栅堆叠所具有的栅长，同时为了将栅堆叠与后续形成的源/漏区进行有效隔离，可以在刻蚀后的牺牲层11的两侧，即在凹槽内形成内侧墙14。
68.示例性的，可以采用化学气相沉积的方式在牺牲栅13、栅极侧墙21、沟道区12、凹槽、牺牲层11以及半导体衬底10上均形成侧墙材料层。侧墙材料层的材料可以包括氮化硅等绝缘材料。对侧墙材料层进行干法刻蚀去除位于凹槽外的侧墙材料层。在凹槽内的侧墙材料层的内侧墙14。此时，栅极侧墙21和内侧墙14构成环栅纳米线器件的侧墙。
69.参照图8，在纳米线的两端外延形成si层，并沿着远离纳米线中心的方向，增加ge的浓度。
70.示例性的，以纳米线(即沟道区12)为种子层，在纳米线的两侧外延形成源/漏区15，源/漏区15的材料可以包括si和sige。例如，上述源/漏区15分别与纳米线接触的部分的材料可以包括si，沿着远离纳米线中心的方向，源/漏区15中ge的浓度逐渐增大。
71.参照图9，去除牺牲栅，以及去除剩余牺牲层。
72.示例性的，可以采用湿法刻蚀的方式去除牺牲栅。之后，利用刻蚀剂去除剩余的牺牲层，释放沟道区12。
73.由上述内容可知，源/漏区15分别与沟道区12的刻蚀选择比逐渐减小，故源/漏区
15与沟道区12接触的部分与牺牲层之间也具有一定的刻蚀选择比。基于此，在去除牺牲层时，即使刻蚀牺牲层的刻蚀剂可以穿过较薄的内侧墙14渗透到源/漏区15与沟道区12接触的部分，上述刻蚀剂也不会损伤到源/漏区15，从而提高了半导体器件的性能。
74.参照图10，形成环绕纳米线的栅堆叠20。
75.示例性的，可以通过原子层沉积等方式，在纳米线外周形成由栅介质层18和栅极19构成的栅堆叠20。上述栅介质层18的材料可以包括高k介质、二氧化硅等绝缘材料。栅极19可以包括功函数层和栅金属层，功函数层和栅金属层的材料可以包括氮化钛、氮化钽等导电材料。上述栅介质层18和栅极19的厚度可以根据实际情况进行设置。
76.这样就完成了本发明的一个实施例环栅纳米线器件的制造工艺。
77.在另一种示例中，在制造finfet器件时，可以在半导体衬底上形成鳍片。如果是soi衬底，可以通过刻蚀顶层硅形成鳍片。上述鳍片具有源/漏区形成区、以及位于源/漏区形成区之间的沟道形成区。接着可以跨过鳍片，在鳍片的侧壁和顶壁(即沟道形成区)形成牺牲栅，再形成位于牺牲栅外侧的栅极侧墙。然后将栅极侧墙两边的鳍片的端部进行刻蚀，并保留鳍片端部的底部，刻蚀后鳍片中心成为沟道区。可以以鳍片端部的底部和侧壁为种子层，外延源/漏区。当沟道区的材料包括si时，源/漏区的材料均可以包括si、sige。应理解，这里的sige是指具有一定浓度的ge掺杂在si中形成的物质，ge与si的浓度包括但不限于50％的si和50％的ge。示例性的，当源/漏区均至少包括第一外延层和第二外延层时，第一外延层的材料可以包括si。第二外延层的材料可以包括si
1-x
ge
x
，0＜x≤1。并且，在水平方向上，沿着远离沟道区中心的方向，第二外延层中ge的浓度越来越高。形成完源/漏区之后可以去除牺牲栅，并填充形成替代栅堆叠。这样就完成本发明的另一实施例finfet的制造工艺。在finfet工艺当中，由源/漏区的外延采用逐渐增加ge浓度的方法，在刻蚀去除牺牲栅(例如为多晶硅)同样也可以避免对源/漏区的过度损伤，提高半导体器件性能。
78.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
79.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。