显示装置和驱动该显示装置的方法与流程

显示装置和驱动该显示装置的方法
1.相关申请的交叉引用
2.本技术要求2020年5月28日提交的韩国专利申请第10-2020-0064180号的优先权及权益，其为了所有目的通过引用合并于此，如同在本文中充分地阐述一样。
技术领域
3.本公开涉及显示装置和驱动该显示装置的方法。更具体地，本公开涉及能够改善显示装置的信号处理的显示装置以及驱动该显示装置的方法。


背景技术：

4.显示装置包括数据线、栅线以及连接到数据线和栅线的像素。像素中的每个响应于栅信号而将数据信号写入或充入到存储电容器，并使用发光元件发射具有与充入的数据信号相对应的亮度的光。
5.当数据信号具有电阻电容延迟(在下文中，被称为rc延迟)时，供给数据信号的时序可能与供给栅信号的时序不匹配。在此情况下，数据信号无法充分地充入像素的存储电容器中，并且像素可能无法以期望的亮度发光。因此，需要开发能够提高显示装置的亮度的新型显示装置和驱动该显示装置的方法。


技术实现要素：

6.本公开的目的是提供能够对应于数据信号的rc延迟而精确地确定栅信号被供给的时序的显示装置和驱动该显示装置的方法。
7.为了实现本公开的目的，根据本公开的实施例的显示装置可以包括：显示面板，包括栅线、数据线以及连接到数据线和栅线的像素；将数据信号提供到数据线的数据驱动器；使用时钟信号对应于开始脉冲顺序地生成栅信号并将栅信号提供到栅线的栅驱动器；以及将时钟信号和开始脉冲提供到栅驱动器的时序控制器。栅驱动器可以通过将提供到多条数据线当中的第一数据线的数据信号与栅信号中的至少一个进行比较，来生成反馈信号，并且时序控制器可以基于反馈信号设置时钟信号的延迟值。
8.根据实施例，数据线当中的第一数据线可以最靠近栅驱动器。
9.根据实施例，显示装置可以进一步包括与栅线当中的第n栅线(其中n为正整数)邻近并且连接到第一数据线的第一连接线，并且栅驱动器可以通过第一连接线接收数据信号，并且将施加到第n栅线的第n栅信号与数据信号进行比较。
10.根据实施例，在第一连接线处测量的数据信号可以具有相对于在数据驱动器的输出端子处测量的数据信号的电阻电容延迟。
11.根据实施例，栅驱动器可以包括多个栅驱动电路。栅驱动电路当中的第一栅驱动电路可以包括：分别连接到栅线当中对应的第一组栅线的多个级；以及分别连接到第n栅线和第一连接线的比较器。级中的每个可以响应于开始脉冲或先前级的进位信号而输出时钟信号作为栅信号。
12.根据实施例，第一组栅线当中的第n栅线可以最远离数据驱动器。
13.根据实施例，第n栅信号可以在第一电压范围内变化，数据信号可以在第二电压范围内变化，并且第二电压范围可以是第一电压范围的子集。
14.根据实施例，比较器可以在第n栅信号的电压电平大于或等于数据信号的电压电平时输出具有第一逻辑电平的反馈信号，并且在栅信号的电压电平低于数据信号的电压电平时输出具有第二逻辑电平的反馈信号。
15.根据实施例，反馈信号可以包括脉冲，并且脉冲可以具有顺序出现的第一边沿和第二边沿。时序控制器可以基于脉冲的第二边沿相对于时钟信号的时序的变化来确定时钟信号的延迟值。
16.根据实施例，时序控制器可以包括：生成参考时钟信号和其中参考时钟信号被延迟的延迟时钟信号的时钟发生器；计算反馈信号的第二边沿的时序的延迟时间计算器；以及基于时序的变化来控制时钟发生器输出参考时钟信号和延迟时钟信号中的一个作为时钟信号的延迟值确定单元。
17.根据实施例，当第二边沿根据延迟时钟信号的时序变化被保持在参考范围内并且然后在参考范围之外时，延迟值确定单元可以基于时序当中的被保持在参考范围内的第一时序来确定时钟信号的延迟值。
18.根据实施例，延迟值确定单元可以选择与第一时序相对应的延迟时钟信号的第一延迟值，并且可以通过基于第n栅线对第一延迟值进行插值来分别设置时钟信号的脉冲的子延迟值。
19.根据实施例，时钟发生器可以通过基于子延迟值分别延迟外部时钟信号的脉冲来生成时钟信号。
20.根据实施例，延迟值确定单元可以选择与第一时序相对应的延迟时钟信号的第一延迟值，并且基于第一延迟值来确定时钟信号的周期。
21.根据实施例，时序控制器可以确定时钟信号的与第一栅驱动电路相对应的第一区间中的第一延迟值，以及基于第一延迟值确定时钟信号的与栅驱动电路当中的第二栅驱动电路相对应的第二区间中的第二延迟值。
22.根据实施例，栅驱动电路可以通过一条反馈线互相连接，并通过反馈线连接到时序控制器。
23.根据实施例，时钟信号可以包括多个子时钟信号，每个子时钟信号被提供到栅驱动电路当中对应的栅驱动电路。
24.为了实现本公开的目的，根据本公开的实施例的驱动显示装置的方法可以包括：通过数据驱动器将数据信号提供到数据线，以及通过栅驱动器将时钟信号作为栅信号顺序地提供到栅线；通过栅驱动器将提供到数据线当中的第一数据线的数据信号与栅信号中的至少一个进行比较，来生成反馈信号；由时序控制器基于时钟信号计算反馈信号的延迟时间；以及基于反馈信号的延迟时间的变化来设置时钟信号的延迟值。
25.根据实施例，设置时钟信号的延迟值可以包括：确定延迟时间的变化是否在参考范围之外；当延迟时间的变化在参考范围内时，增大用于延迟时钟信号的延迟值；以及重复将时钟信号作为栅信号顺序地提供到栅线，并生成反馈信号。
26.根据实施例，设置时钟信号的延迟值可以进一步包括：当延迟时间的变化在参考
范围之外时，基于时钟信号的先前延迟值分别设置时钟信号的脉冲的子延迟值。
附图说明
27.附图，被包含以提供本发明构思的进一步理解并且包含在本说明书中且构成本说明书的一部分，图示了本发明构思的示例性实施例并且与描述一起用来说明本发明构思的原理。
28.图1是图示根据本公开的实施例的显示装置的图。
29.图2是图示图1的显示装置的示例的图。
30.图3是图示在包含在图2的显示装置中的第一数据线处测量的数据信号的波形图。
31.图4是图示包含在图2的显示装置中的第一栅驱动器ic的示例的图。
32.图5是用于说明包含在图4的第一栅驱动器ic中的级的操作的波形图。
33.图6是用于说明包含在图4的第一栅驱动器ic中的比较器的操作的波形图。
34.图7是图示包含在图1的显示装置中的时序控制器的示例的框图。
35.图8是图示由图7的时序控制器生成的参考时钟信号和延迟时钟信号的示例的波形图。
36.图9a和图9b是用于说明在图7的时序控制器中设置时钟信号的过程的波形图。
37.图10a和图10b是图示由图7的时序控制器设置的时钟信号的示例的波形图。
38.图11是图示图1的显示装置的另一示例的图。
39.图12是图示由包含在图11的显示装置中的时序控制器设置的时钟信号的示例的波形图。
40.图13是图示根据本公开的实施例的驱动显示装置的方法的流程图。
具体实施方式
41.在下文中，参考附图详细地描述本公开的各种实施例，使得本领域技术人员可以容易地实践本公开。本公开可以以各种不同的形式来实现，并且不限于本说明书中描述的实施例。
42.为了清楚地描述本公开，与描述无关的部分被省略。在整个说明书中，相同或相似的部件由相同的附图标记来表示。因此，上述附图标记可以用在其他附图中。
43.图1是图示根据本公开的实施例的显示装置的图。作为可以应用本公开的实施例中的一个，图1示出了包括多个栅驱动器ic和多个数据驱动器ic的显示装置。然而，本公开并不限于此。例如，本公开还可以应用于包括一个栅驱动器ic和一个数据驱动器ic的显示装置。
44.参考图1和图2，显示装置10可以包括显示面板100(或显示单元)、栅驱动器200、数据驱动器300(或源驱动器)和时序控制器(tcon)410。栅驱动器200可以包括栅驱动器集成电路210(下文中，集成电路被称为“ic”)(或栅驱动电路)，并且数据驱动器300可以包括数据驱动器ic 310(源驱动器ic，或数据驱动电路)。
45.显示面板100可以包括显示图像的显示区域110以及在显示区域110外部的非显示区域120。显示面板100可以包括栅线、数据线和像素。稍后将参考图2描述显示面板100的具体配置。
46.时序控制器410可以控制栅驱动器ic 210和数据驱动器ic 310。时序控制器410可以从外部源(未示出)接收控制信号(例如，包括外部时钟信号的控制信号)，并且基于该控制信号来生成栅控制信号和数据控制信号。时序控制器410可以将栅控制信号提供到栅驱动器ic 210，并且将数据控制信号提供到数据驱动器ic310。
47.另外，时序控制器410可以重新排列从外部源(例如，图形处理器)提供的输入数据(或原始图像数据)以生成图像数据，并将该图像数据提供到数据驱动器ic 310。时序控制器410可以安装在控制板400上，或者时序控制器410可以与控制板400集成。
48.栅驱动器ic 210和数据驱动器ic 310可以驱动显示面板100。
49.栅驱动器ic 210可以从时序控制器410接收栅控制信号，并且基于该栅控制信号来生成栅信号。栅驱动器ic 210可以将栅信号提供到显示面板100。
50.栅驱动器ic 210可以被安装在栅驱动电路膜220上，并且通过至少一个数据驱动电路膜320(或源驱动电路膜)、数据印刷电路板330(或源印刷电路板)和/或电缆500(或柔性电路板)，连接到安装在控制板400上的时序控制器410。然而，本公开并不限于此。例如，栅驱动器ic 210可以与像素一起形成在显示面板100中。
51.数据驱动器ic 310可以从时序控制器410接收数据控制信号和图像数据，并生成与图像数据相对应的数据信号。数据驱动器ic 310可以将数据信号提供到显示面板100。数据驱动器ic 310可以安装在数据驱动电路膜320上，并且通过至少一个数据印刷电路板330和/或电缆500连接到时序控制器410。
52.电缆500可以通过上连接器510和下连接器520电连接控制板400和至少一个数据印刷电路板330。这里，电缆500可以指具有能够电连接控制板400和数据印刷电路板330的布线的装置。例如，电缆500可以被实现为柔性电路板。
53.图2是图示图1的显示装置的示例的图。作为图1中所示的显示装置10的简化配置，图2简要示出了图1中所示的栅驱动器ic当中的第一栅驱动器ic 210-1和第二栅驱动器ic 210-2。
54.参考图1和图2，显示区域110(或显示面板100)可以包括栅线gl1至gln和gln 1至gl2n、连接线cl1和cl2、数据线dl1、dl2、
……
和dlm以及像素pxl1和pxl2，其中n和m为正整数。
55.栅线gl1至gln和gln 1至gl2n可以在第一方向dr1上延伸，并且可以沿第二方向dr2顺序地排列。
56.栅线gl1至gln和gln 1至gl2n可以被分成分别与第一栅驱动器ic 210-1和第二栅驱动器ic 210-2相对应的多个组(或栅线组)。例如，栅线gl1至gln和gln 1至gl2n可以包括第一组栅线gl1至gln(或第一栅线组)和第二组栅线gln 1至gl2n(或第二栅线组)。第一组栅线gl1至gln可以包括第一栅线gl1至第n栅线gln，并且可以连接到第一栅驱动器ic 210-1。第二组栅线gln 1至gl2n可以包括第n 1栅线gln 1至第2n栅线gl2n，并且可以连接到第二栅驱动器ic 210-2。例如，如图1中所示，当显示装置10包括九个栅驱动器ic时，栅线gl1至gln和gln 1至gl2n可以包括分别对应于九个栅驱动器ic的九个栅线组。九个栅线组中的每个可以包括n条栅线。包含在栅线组中的每个栅线组中的栅线的数量对于每个栅线组可以不同。
57.数据线dl1、dl2、
……
和dlm可以在第二方向dr2上延伸，并且可以沿第一方向dr1
顺序地排列。
58.在实施例中，数据线dl1、dl2、
……
和dlm当中的第一数据线dl1可以被布置成最靠近第一栅驱动器ic 210-1和第二栅驱动器ic 210-2。如稍后将描述的，尽管显示装置10(或时序控制器410)例如在时钟设置区间中设置用于第一栅驱动器ic 210-1和第二栅驱动器ic 210-2的时钟信号clk(或者时钟信号的延迟值或周期)，但测试信号(例如，与白色相对应的数据信号)可以被提供到第一数据线dl1。
59.在实施例中，第一数据线dl1可以是虚设线。在此情况下，当例如在显示区间中在显示区域110上显示图像时，有效数据信号可以不被提供到第一数据线dl1，或者与黑色相对应的黑色数据信号可以被提供到第一数据线dl1。有效数据信号可以被提供到第二数据线dl2至第m数据线dlm。
60.连接线cl1和cl2可以被布置在栅线gl1至gln和gln 1至gl2n之间，并且在第一方向dr1上延伸。此外，连接线cl1和cl2可以分别连接第一栅驱动器ic 210-1与第一数据线dl1以及第二栅驱动器ic 210-2与第一数据线dl1。
61.例如，第一连接线cl1可以被布置在第n栅线gln与第n 1栅线gln 1之间或与第n栅线gln邻近。此外，第一连接线cl1可以在第一方向dr1上延伸并且连接第一栅驱动器ic 210-1和第一数据线dl1。在此情况下，第一栅驱动器ic 210-1可以通过第一连接线cl1接收数据信号(例如，施加到第一数据线dl1的数据信号)。类似地，第二连接线cl2可以被布置成与第2n栅线gl2n邻近，并且可以连接第二栅驱动器ic 210-2和第一数据线dl1。在此情况下，第二栅驱动器ic 210-2可以通过第二连接线cl2接收数据信号(例如，施加到第一数据线dl1的数据信号)。
62.同时，在图2中，第一连接线cl1被示出为与作为第一栅线gl1至第n栅线gln当中的最后一条栅线的第n栅线gln邻近放置，但第一连接线cl1的位置并不限于此。例如，第一连接线cl1可以与第一栅线gl1至第n栅线gln中的任一条(例如，第一栅线gl1至第n栅线gln当中的中间顺序的栅线)邻近放置。然而，如稍后将描述的，由于第一连接线cl1的位置离数据驱动器300(即，供给数据信号的点)较远，因此可以更精确地测量数据信号的rc延迟。因此，可以针对第一栅驱动器ic 210-1设置更优化的时钟信号clk。
63.像素pxl1和pxl2可以被放置在栅线gl1至gln和gln 1至gl2n与数据线dl1、dl2、
……
和dlm相交的区域中，或由栅线gl1至gln和gln 1至gl2n与数据线dl1、dl2、
……
和dlm划分的区域中。
64.像素pxl1和pxl2中的每个可以连接到栅线gl1至gln和gln 1至gl2n当中对应的栅线以及数据线dl1、dl2、
……
和dlm当中对应的数据线，并且可以响应于栅信号(即，通过对应的栅线提供的栅信号)而发射具有与数据信号(即，通过对应的数据线提供的数据信号)相对应的亮度的光。为此，像素pxl1和pxl2中的每个可以包括至少一个发光元件、响应于栅信号而传输数据信号的开关晶体管、存储通过开关晶体管传输的数据信号的存储电容器以及响应于存储的数据信号而将驱动电流提供到至少一个发光元件的驱动晶体管。这里，发光元件可以是有机发光元件或无机发光元件。
65.在实施例中，当第一数据线dl1是虚设线时，连接到第一数据线dl1的第一像素pxl1可以是虚设像素。例如，第一像素pxl1中的每个可以仅包括诸如开关晶体管和驱动晶体管等的像素电路，并且可以不包括发光元件。同时，连接到第二数据线dl2至第m数据线
dlm的第二像素pxl2可以是有效像素。第二像素pxl2中的每个可以包括如上所述的开关晶体管、驱动晶体管、存储电容器和发光元件，并且发射具有与数据信号相对应的亮度的光。
66.第一栅驱动器ic 210-1可以通过时钟线clkl从时序控制器410接收时钟信号clk，并且通过控制线cl接收开始脉冲stv(或开始信号)。第一栅驱动器ic 210-1可以使用时钟信号clk对应于开始脉冲stv顺序地生成栅信号，并且将栅信号顺序地提供到第一栅线gl1至第n栅线gln。例如，第一栅驱动器ic 210-1可以被实现为用于顺序地移位并输出开始脉冲stv的移位寄存器(或级)。
67.在实施例中，第一栅驱动器ic 210-1可以将第n栅信号(即，施加到第n栅线gln的栅信号)与数据信号(即，通过第一连接线cl1提供的数据信号)进行比较，以生成反馈信号fb。反馈信号fb可以通过反馈线fbl被提供到时序控制器410。
68.稍后将参考图4描述第一栅驱动器ic 210-1的具体配置和操作。
69.类似地，第二栅驱动器ic 210-2可以通过时钟线clkl从时序控制器410接收时钟信号clk，并且从第一栅驱动器ic 210-1接收进位信号(例如，与提供到第n栅线gln的栅信号相对应或相同的进位信号)。此外，第二栅驱动器ic 210-2可以使用时钟信号clk顺序地生成与进位信号相对应的栅信号，并且将栅信号顺序地提供到第n 1栅线gln 1至第2n栅线gl2n。另外，第二栅驱动器ic 210-2可以将第2n栅信号(即，施加到第2n栅线gl2n的栅信号)与数据信号(即，通过第二连接线cl2提供的数据信号)进行比较，以生成反馈信号fb。第二栅驱动器ic 210-2的反馈信号fb可以通过反馈线fbl被提供到时序控制器410，其中第一栅驱动器ic 210-1的反馈信号fb通过该反馈线fbl被传输。
70.数据驱动器300可以基于从时序控制器410提供的图像数据data和数据控制信号dcs生成数据信号(或数据电压)，并且将数据信号提供到数据线dl1、dl2、
……
和dlm。
71.在实施例中，数据驱动器300可以在显示装置10的设置区间中将测试信号提供到第一数据线dl1。例如，测试信号可以包括用于连接到第n栅线gln的像素的数据信号。例如，测试信号可以包括与白色相对应的数据信号。如上所述，由于第一栅驱动器ic 210-1将第n栅信号(即，施加到第n栅线gln的栅信号)与数据信号进行比较，因此测试信号可以包括与供给第n栅信号的时间点相对应的数据信号。类似地，测试信号可以包括用于连接到第2n栅线gl2n的像素的数据信号。
72.时序控制器410可以生成时钟信号clk、开始脉冲stv、数据控制信号dcs和图像数据data。
73.在实施例中，时序控制器410可以基于从外部提供的外部时钟信号生成时钟信号clk，但基于反馈信号fb来调整或改变时钟信号clk的延迟值(例如，延迟外部时钟信号的时间)。换句话说，时序控制器410可以改变时钟信号clk的周期。
74.例如，在显示装置10的时钟设置区间中，时序控制器410可以在将多个延迟时钟信号提供到栅驱动器ic 210-1和210-2的同时，顺序地接收与延迟时钟信号相对应的反馈信号fb，并基于反馈信号fb的变化来确定时钟信号clk的延迟值(或周期)。这里，多个延迟时钟信号可以具有与外部时钟信号相同的波形，但可以具有不同的相位。反馈信号fb可以通过栅信号和数据信号的比较来生成，并且可以包含或反映数据信号基于栅信号的延迟信息(例如，延迟时间信息)。这是因为数据信号在与显示区域110中的其他部件(例如，晶体管和电源线等)重叠的同时具有相对大的rc延迟，而施加到与其他部件不重叠的栅线的栅信号
(具体是栅驱动器ic 210-1和210-2的输出端子处的栅信号)具有相对小的rc延迟。
75.因此，时序控制器410可以基于反馈信号fb的变化(例如，反馈信号fb的变化具有最小值或被保持在最小值处的区间(以及与该区间相对应的延迟时钟信号))，来确定时钟信号clk的延迟值(或周期)。例如，时序控制器410可以将反馈信号fb与参考时钟信号(即，基于反馈信号fb的生成的延迟时钟信号)进行比较来提取数据信号的延迟信息，选择或确定将延迟信息保持在最小值处的延迟时钟信号，并基于延迟时钟信号的延迟值设置时钟信号clk。
76.稍后将参考图7、图8、图9a、图9b、图10a和图10b描述时序控制器410设置时钟信号clk的延迟值(或周期)的配置。
77.如参考图2所描述的，第一栅驱动器ic 210-1(或图1中所示的栅驱动器200)可以通过第一连接线cl1接收第一数据线dl1的数据信号(或测试信号)，并将施加到与第一连接线cl1邻近的第n栅线gln的第n栅信号与数据信号进行比较，以生成反馈信号fb(即，包含数据信号的延迟信息的信号)。时序控制器410可以基于反馈信号fb来设置时钟信号clk(例如，允许栅信号以与具有rc延迟的数据信号一致的时序被提供到栅线的时钟信号)。即，显示装置10可以检测数据信号的rc延迟(或数据信号的峰值被供给的区间)，并且响应于数据信号的延迟而确定供给栅信号的时序。因此，像素(例如，第二像素pxl2)可以响应于栅信号而对数据信号进行充电，以发射具有期望亮度的光。因此，可以提高显示在显示区域110上的图像的质量。
78.图3是图示在包含在图2的显示装置中的第一数据线处测量的数据信号的波形图。
79.参考图2和图3，第一曲线c_vdata1可以表示在第一数据线dl1的一端(例如，连接到数据驱动器300的输出端子的一端)或第一数据线dl1的与第一栅线gl1重叠的第一点处测量的数据信号。第二曲线c_vdata2可以表示在第一数据线dl1的连接到第二连接线cl2的第二点或第一数据线dl1的另一端处测量的数据信号。
80.根据第一曲线c_vdata1，第一数据线dl1的第一点处的数据信号可以在第一时间点tp1处从第一电压电平(例如，与黑色相对应的电压电平)改变为第二电压电平(例如，与白色相对应的电压电平)，在第一时间点tp1与第二时间点tp2之间的区间中被保持在第二电压电平，并且在第二时间点tp2处从第二电压电平改变为第一电压电平。
81.同时，根据第二曲线c_vdata2，第一数据线dl1的第二点处的数据信号可以在第一时间点tp1'处开始从第一电压电平改变为第二电压电平，并且可以在第二时间点tp2'处从第二电压电平改变为第一电压电平(或与第二电压电平相近但低于第二电压电平的第三电压电平)。在此情况下，第一数据线dl1的第二点处的数据信号可以在第一时间点tp1'与第二时间点tp2'之间的区间中保持相对平缓的斜率。这里，第一时间点tp1'可以是从第一时间点tp1延迟预定时间的时间点。类似地，第二时间点tp2'可以是从第二时间点tp2延迟预定时间的时间点。
82.第一数据线dl1(或数据线dl1、dl2、
……
和dlm)可以与显示区域110中的栅线gl1至gln和gln 1至gl2n、电源线和发光元件等重叠，并且具有由这些关系形成的电容。由于第一数据线dl1的电阻和电容，在数据信号中可能发生rc延迟。因此，与数据驱动器300相对隔开的第二点处的数据信号可能具有基于第一点处的数据信号的rc延迟。随着距数据驱动器300的距离增大，数据信号的rc延迟可增加。另外，随着显示装置10变大和变得高分辨率，第
一数据线dl1(或数据线dl1、dl2、
……
和dlm)的电阻和电容可能增大，并且数据信号的rc延迟可能进一步增加。
83.同时，时钟线clkl可以被布置在显示区域110外部(即，布置在图1中所示的非显示区域120中)，并且时钟线clkl的与其他部件(例如，信号线)重叠的区域可以是小的。因此，通过时钟线clkl传输的时钟信号clk和基于时钟信号输出的栅信号(具体是与第一数据线dl1重叠的点处的栅信号)可以具有小的rc延迟。因此，其中数据信号在第二点(即，数据信号具有相对大的rc延迟)处具有峰值的区间可能与供给栅信号(或栅脉冲)的时间点(或区间)不重合，并且数据信号可能无法充分地充入到与第二点相对应的像素中。
84.因此，显示装置10可以使用反馈信号fb来检测其中数据信号(即，具有rc延迟的数据信号)具有峰值的区间，并且调整或设置时钟信号clk的延迟值(或周期)，使得栅信号可以在该区间中被供给。
85.图4是图示包含在图2的显示装置中的第一栅驱动器ic的示例的图。图2中所示的第一栅驱动器ic 210-1和第二栅驱动器ic 210-2(以及图1中所示的栅驱动器ic)基本相同，除了它们被布置的位置之外。因此，将描述能够覆盖第一栅驱动器ic 210-1和第二栅驱动器ic 210-2的第一栅驱动器ic 210-1。图5是用于说明包含在图4的第一栅驱动器ic中的级的操作的波形图。
86.首先，参考图2和图4，第一栅驱动器ic 210-1(或第一栅驱动电路)可以包括级st1、st2、
……
和stn(或级电路)以及比较器comp。
87.级st1、st2、
……
和stn可以连接到第一子时钟线clkl_s1、第二子时钟线clkl_s2和电源线vl。级st1、st2、
……
和stn可以接收通过第一子时钟线clkl_s1提供的第一子时钟信号clk_s1、通过第二子时钟线clkl_s2提供的第二子时钟信号clk_s2以及通过电源线vl提供的逻辑低电平vgl(或栅截止电平)的电压，作为输入信号。第一子时钟线clkl_s1和第二子时钟线clkl_s2可以包含在参考图2描述的时钟线clkl中。第二子时钟信号clk_s2可以具有与第一子时钟信号clk_s1相同的波形，但可以具有与第一子时钟信号clk_s1不同的相位。
88.另外，级st1、st2、
……
和stn可以分别连接到第一至第n栅线gl1、gl2、
……
和gln(或第一组栅线)，并且将第一至第n栅信号gs1、gs2、
……
和gsn顺序地提供或输出到第一至第n栅线gl1、gl2、
……
和gln。
89.级st1、st2、
……
和stn中的每个可以响应于开始脉冲stv或先前级的进位信号而输出时钟信号作为栅信号。
90.例如，第一级st1可以包括节点控制电路ncc和缓冲器buff。第一级st1的节点控制电路ncc可以基于开始脉冲stv来控制第一节点q的电压和第二节点qb的电压。第一级st1的缓冲器buff可以包括第一晶体管t1和第二晶体管t2。第一晶体管t1和第二晶体管t2可以是n型晶体管，但本公开并不限于此。在一些情况下，第一晶体管t1和第二晶体管t2可以被实现为p型晶体管。
91.在第一级st1中，第一晶体管t1的第一电极可以连接到第一子时钟线clkl_s1、第一晶体管t1的第二电极可以连接到第一栅线gl1，并且第一晶体管t1的栅电极可以连接到第一节点q。第二晶体管t2的第一电极可以连接到第一栅线gl1，第二晶体管t2的第二电极可以连接到电源线vl，并且第二晶体管t2的栅电极可以连接到第二节点qb。
92.在第一级st1中，当节点控制电路ncc响应于开始脉冲stv而将第一节点q的电压调整为逻辑高电平时，第一晶体管t1可以被导通，并且第一子时钟信号clk_s1可以被提供到第一栅线gl1作为第一栅信号gs1。在第一级st1中，当未施加开始脉冲stv时，节点控制电路ncc可以将第二节点qb的电压保持在逻辑高电平。在此情况下，第二晶体管t2可以被导通，并且第一栅信号gs1可以被保持为具有逻辑低电平vgl，或者逻辑低电平vgl可以被施加到第一栅线gl1。
93.第二级st2至第n级stn的电路配置可以与第一级st1的电路配置基本相同或相似，并且因此将省略重复的描述。
94.第二级st2可以基于第一进位信号cr1来控制第一节点q的电压，并且将通过第二子时钟线clkl_s2提供的第二子时钟信号clk_s2输出到第二栅线gl2作为第二栅信号gs2。这里，第一进位信号cr1可以从第一级st1(即，第二级st2的先前级)提供，并且可以具有与第一栅信号gs1相同的波形和相位。例如，第一级st1可以镜像第一栅信号gs1并输出第一进位信号cr1。
95.类似地，第n级stn可以基于第n-1进位信号crn-1来控制第一节点q的电压，并且将通过第二子时钟线clkl_s2提供的第二子时钟信号clk_s2输出到第n栅线gln作为第n栅信号gsn。
96.参考图5，第一子时钟信号clk_s1可以具有第一周期per1，并且可以在第一周期per1内具有交替重复的逻辑高电平和逻辑低电平。例如，其中第一子时钟信号clk_s1具有逻辑高电平的区间可以具有第一宽度pw1，并且其中第一子时钟信号clk_s1具有逻辑低电平的区间可以具有第二宽度pw2。第一宽度pw1和第二宽度pw2可以相同，并且可以具有一个水平时间。然而，本公开并不限于此，例如，第二宽度pw2可以大于第一宽度pw1。
97.开始脉冲stv可以包括逻辑高电平脉冲。
98.在此情况下，第一级st1的节点控制电路ncc可以将第一节点q的电压改变为逻辑高电平，并且在施加开始脉冲stv之后的一个水平时间期间将第一节点q的电压保持在逻辑高电平处。在此情况下，第一级st1可以输出具有逻辑高电平的第一子时钟信号clk_s1(即，第一子时钟信号clk_s1的一个脉冲)作为第一栅信号gs1。
99.类似地，第二级st2可以响应于第一进位信号cr1(即，与第一栅信号gs1相对应的进位信号)而将第一节点q的电压改变为逻辑高电平，在施加第一进位信号cr1之后的一个水平时间期间将第一节点q的电压保持在逻辑高电平，并且输出具有逻辑高电平的第二子时钟信号clk_s2(即，第二子时钟信号clk_s2的一个脉冲)作为第二栅信号gs2。以此方式，级st1、st2、
……
和stn可以对应于开始脉冲stv顺序地输出栅信号。
100.同时，在图5中，开始脉冲stv以及栅信号gs1和gs2被示出为具有逻辑高电平。然而，这是示例，并且开始脉冲stv以及栅信号gs1和gs2并不限于此。例如，当像素pxl1和pxl2(参考图2)包括p型晶体管而不是n型晶体管时，开始脉冲stv以及栅信号gs1和gs2可以具有逻辑低电平。即，开始脉冲stv以及栅信号gs1和gs2的电压电平(或波形)可以根据像素pxl1和pxl2(参考图2)中的晶体管的类型而改变。
101.返回参考图4，比较器comp可以分别连接到第n栅线gln和第一数据线dl1，并且接收通过第n栅线gln提供的第n栅信号gsn和通过第一数据线dl1提供的数据信号作为输入信号。
102.比较器comp可以将第n栅信号gsn与数据信号进行比较，并且输出比较结果作为反馈信号fb。例如，比较器comp可以由包括放大器的逻辑电路组成。例如，当第n栅信号gsn的电压大于或等于数据信号的电压时，比较器comp可以输出第一逻辑值(例如，1)(或具有第一逻辑电平的反馈信号fb)。另外，当第n栅信号gsn的电压小于数据信号的电压时，比较器comp可以输出第二逻辑值(例如，0)(或具有第二逻辑电平的反馈信号fb)。
103.可以参考图6来描述比较器comp的操作。
104.图6是用于说明包含在图4的第一栅驱动器ic中的比较器的操作的波形图。
105.参考图4、图5和图6，时钟信号clk(例如，第二子时钟信号clk_s2)可以在第一参考时间点tp_ref1处从逻辑低电平改变为逻辑高电平，并且在第二参考时间点tp_ref2处从逻辑高电平改变为逻辑低电平。
106.在此情况下，级st1至stn中的至少一个可以使用时钟信号clk输出栅信号gs。例如，第n级stn可以将第二子时钟信号clk_s2的脉冲输出到第n栅线gln作为第n栅信号gsn。
107.栅信号gs可以在第一参考时间点tp_ref1处开始从逻辑低电平改变为逻辑高电平，并且可以在从第一参考时间点tp_ref1经过预定时间的时间点处具有逻辑高电平。此外，栅信号gs可以在第二参考时间点tp_ref2处开始从逻辑高电平改变为逻辑低电平，并且可以在从第二参考时间点tp_ref2经过预定时间之后具有逻辑低电平。栅信号gs可能由于级的电路元件而具有一些响应延迟，但延迟的大小相对小并且可以被忽略。
108.数据信号vdata可以与栅信号gs相对应地从第一电压电平(例如，与黑色相对应的电压电平)改变为第二电压电平(例如，与白色相对应的电压电平)。同时，数据信号vdata(例如，测试信号)可以具有与参考图3描述的第一曲线c_vdata1基本相同的波形。因此，将省略重复的描述。
109.例如，数据信号vdata可在第一参考时间点tp_ref1之前从第一电压电平改变为第二电压电平，并且可以在第一参考时间点tp_ref1与第二参考时间点tp_ref2之间的区间中具有第二电压电平。此外，数据信号vdata可在第二参考时间点tp_ref2之后从第二电压电平改变为第一电压电平。
110.作为参考，数据信号vdata可以在第二电压范围vr2内变化。例如，第二电压范围vr2的大小(即，第二电压电平与第一电压电平之间的差)可以为大约15v。栅信号gs可以在第一电压范围vr1内变化。例如，第一电压范围vr1的大小(即，逻辑高电平与逻辑低电平之间的差)可以为大约30v。第二电压范围vr2可以包含在第一电压范围vr1中，并且可以是第一电压范围vr1的子集。即，用于开关(即，完全导通和截止)像素pxl1和pxl2(参考图2)中的晶体管的栅信号gs可以具有大于用于控制流过晶体管的驱动电流的量的数据信号vdata的电压范围。因此，栅驱动器200(参考图1)(或图2中所示的栅驱动器ic 210-1和210-2)可以接收第一电压范围vr1内的数据信号vdata，并生成包含数据信号vdata的延迟信息的反馈信号fb。
111.同时，比较器comp可以将栅信号gs与数据信号vdata进行比较，以生成反馈信号fb。即，反馈信号fb可以代表栅信号gs与数据信号vdata的比较结果。
112.如图6中所示，当栅信号gs的电压电平低于数据信号vdata的电压电平时，反馈信号fb可以具有逻辑低电平。当栅信号gs的电压电平大于或等于数据信号vdata的电压电平时，反馈信号fb可以具有逻辑高电平。由于栅信号gs的第一电压范围vr1大于数据信号
210-1的时钟信号clk时，参考时钟信号clk_ref可以是外部时钟信号。在设置用于图2中所示的第二栅驱动器ic 210-2的时钟信号clk时，参考时钟信号clk_ref可以是为第一栅驱动器ic 210-1设置的时钟信号。即，针对每个栅驱动器ic，可以不同地设置参考时钟信号clk_ref。
124.时钟发生器710可以通过将参考时钟信号clk_ref顺序地延迟预定时间来生成延迟时钟信号clk_d1、clk_d2和clk_d3。
125.如图8中所示，参考时钟信号clk_ref以及延迟时钟信号clk_d1、clk_d2和clk_d3可以具有基本相同的波形，但可以具有不同的相位。由于参考时钟信号clk_ref的波形与参考图5描述的第一子时钟信号clk_s1(或第二子时钟信号clk_s2)基本相同或相似，因此将省略重复的描述。
126.例如，时钟发生器710可以通过将参考时钟信号clk_ref整体延迟第一延迟值delay1来生成第一延迟时钟信号clk_d1。类似地，时钟发生器710可以通过将参考时钟信号clk_ref整体上延迟第二延迟值delay2来生成第二延迟时钟信号clk_d2。此外，时钟发生器710可以通过将参考时钟信号clk_ref整体延迟第三延迟值delay3来生成第三延迟时钟信号clk_d3。同时，在图7中仅示出了第一延迟时钟信号clk_d1、第二延迟时钟信号clk_d2和第三延迟时钟信号clk_d3。然而，这是示例，并且时钟发生器710可以使用生成第一延迟时钟信号clk_d1、第二延迟时钟信号clk_d2和第三延迟时钟信号clk_d3的相同方法，来生成四个或更多个延迟时钟信号。另外，第一延迟值delay1、第二延迟值delay2和第三延迟值delay3之间的差可以彼此相等或不同，并且第一延迟值delay1、第二延迟值delay2和第三延迟值delay3可以进行各种设置。
127.时钟发生器710可以在被迭代执行以设置或查找最佳时钟信号clk的过程中(即，在多个设置区间的每个中)，将参考时钟信号clk_ref以及延迟时钟信号clk_d1、clk_d2和clk_d3顺序地输出到时钟线clkl。
128.同时，根据从时钟发生器710输出的参考时钟信号clk_ref以及延迟时钟信号clk_d1、clk_d2和clk_d3，栅信号gs(参考图6)可以分别具有延迟值delay1、delay2和delay3。
129.如图9a中所示，第一设置区间中的栅信号gs_1可以基于参考时钟信号clk_ref来生成，并且可以不具有延迟值或可以具有0的延迟值。第一设置区间中的栅信号gs_1的波形可以与参考图6描述的栅信号gs的波形基本相同。另外，数据信号vdata的波形可以与参考图6描述的数据信号vdata的波形(或图3中所示的第一曲线c_vdata1)基本相同。因此，将省略重复的描述。
130.第二设置区间中的栅信号gs_2可以基于第一延迟时钟信号clk_d1来生成，并且可以具有第一延迟值delay1。即，基于第一设置区间中的栅信号gs_1，第二设置区间中的栅信号gs_2可以具有被延迟第一延迟值delay1的相位。
131.第三设置区间中的栅信号gs_3可以基于第二延迟时钟信号clk_d2来生成，并且可以具有第二延迟值delay2。第四设置区间中的栅信号gs_4可以基于第三延迟时钟信号clk_d3来生成，并且可以具有第三延迟值delay3。
132.返回参考图7，延迟时间计算器720可以通过反馈线fbl接收反馈信号fb，并且基于反馈信号fb来计算数据信号vdata的延迟时间。例如，延迟时间计算器720可以计算反馈信号fb的下降沿的时序。例如，延迟时间计算器720可以基于时钟信号clk来计算反馈信号fb
的下降沿的时序。例如，延迟时间计算器720可以基于时钟信号clk的上升沿(例如，第一参考时间点tp_ref1)来计算反馈信号fb的下降沿的时序(即，时间差d)。
133.参考图9a，根据第一设置区间中的栅信号gs_1，延迟时间计算器720可以计算第一时间差d1，并且将第一时间差d1确定为反馈信号fb的下降沿的时序。例如，在第一设置区间中，延迟时间计算器720可以基于参考时钟信号clk_ref的上升沿来计算到反馈信号fb的下降沿的第一时间差d1。
134.类似地，根据第二设置区间中的栅信号gs_2，延迟时间计算器720可以计算第二时间差d2。例如，在第二设置区间中，延迟时间计算器720可以基于第一延迟时钟信号clk_d1的上升沿来计算到反馈信号fb的下降沿的第二时间差d2。
135.延迟时间计算器720可以根据第三设置区间中的栅信号gs_3来计算第三时间差d3。另外，延迟时间计算器720可以根据第四设置区间中的栅信号gs_4来计算第四时间差d4。
136.然而，本公开并不限于此。延迟时间计算器720可以以各种方式确定反馈信号fb的下降沿的时序。例如，如参考图6所描述的，延迟时间计算器720可以分别计算第一设置区间、第二设置区间、第三设置区间和第四设置区间中的反馈信号fb的脉冲宽度w1、w2、w3和w4，并且将脉冲宽度w1、w2、w3和w4确定为第一设置区间、第二设置区间、第三设置区间和第四设置区间中的每个中的下降沿的时序。作为另一实施例，延迟时间计算器720可以将参考图6描述的间隔g(即，第二基准时间点tp_ref与结束时间点tp_end之间的差)确定为下降沿的时序。
137.返回参考图7，延迟值确定单元730可以基于反馈信号fb的下降沿的时序变化，来控制时钟发生器710输出参考时钟信号clk_ref和延迟时钟信号clk_d1、clk_d2及clk_d3中的一个作为时钟信号。例如，当对应的设置区间中的反馈信号fb的下降沿的时序变化不满足预定条件时，延迟值确定单元730可以控制时钟发生器710，以在下一设置区间中输出具有更大延迟值的时钟信号。
138.在实施例中，当根据参考时钟信号clk_ref以及延迟时钟信号clk_d1、clk_d2和clk_d3的反馈信号fb的下降沿的时序(即，第一、第二、第三和第四时间差d1至d4)的变化被保持在参考范围内且然后在参考范围之外时，延迟值确定单元730可以基于与保持在参考范围内的时序(例如，第三时间差d3)相对应的时钟信号(例如，第二延迟时钟信号clk_d2)，最终设置时钟信号clk或者最终确定时钟信号clk的延迟值。
139.参考图9a，例如，第二设置区间中的第二时间差d2(即，反馈信号fb的下降沿的时序)可以与第一设置区间中的第一时间差d1相近。即，第二时间差d2与第一时间差d1之间的差可以基本等于0。
140.类似地，第三设置区间中的第三时间差d3可以与第二设置区间中的第二时间差d2相近。即，第三时间差d3与第二时间差d2之间的差可以基本等于0。
141.同时，第四设置区间中的第四时间差d4可以大于第三设置区间中的第三时间差d3。在第四设置区间中，当栅信号gs_4的波形与数据信号vdata的下降部分(而不是数据信号vdata的峰值部分)相交时，反馈信号fb的下降沿的时序可以被相对延迟。
142.因此，延迟值确定单元730可以基于与第三设置区间相对应的第二延迟时钟信号clk_d2(或第二延迟时钟信号clk_d2的第二延迟值delay2)最终设置时钟信号clk。
143.在实施例中，延迟值确定单元730可以基于数据信号vdata被感测的位置和所选择的延迟时钟信号的延迟值，来设置时钟信号clk的脉冲中的每个的子延迟值。
144.例如，在下文中，假定图9a的数据信号vdata通过第一连接线cl1(参考图4)被提供，并且第二延迟时钟信号clk_d2的第二延迟值delay2被选择。
145.在此情况下，具有第二延迟值delay2的第n栅信号gsn应当被施加到第n栅线gln(参考图4)，并且第一栅信号gs1至第n栅信号gsn可以具有分别顺序地增大到最大第二延迟值delay2的延迟值。因此，与第一栅信号gs1至第n栅信号gsn相对应的时钟信号clk的脉冲中的每个可以分别具有对应的延迟值。为此，延迟值确定单元730可以基于第n栅线gln(或n条栅线)对第二延迟值delay2进行插值，以设置时钟信号clk的脉冲中的每个的子延迟值。
146.参考图10a，第一区间p1可以是其中时钟信号clk被提供到第一栅驱动器ic 210-1(参考图2)的区间。
147.在第一区间p1中，基于参考时钟信号clk_ref(或外部时钟信号)，时钟信号clk的第一脉冲pls1可以具有第一子延迟值delay_s1，第二脉冲pls2可以具有第二子延迟值delay_s2，并且第k脉冲plsk可以具有第k子延迟值delay_sk。这里，k可以是小于n的正整数。例如，如参考图4所描述的，当级st1、st2、
……
和stn交替输出两个子时钟信号clk_s1和clk_s2作为栅信号时，k可以是n/2。
148.例如，第一子延迟值delay_s1可以是0，第k子延迟值delay_sk可以与第二延迟值delay2相同，并且第二子延迟值delay_s2可以等于通过将第二延迟值delay2除以k获得的值。例如，delay_si＝delay2/k
×
(i-1)，其中i为小于k的整数。
149.时钟信号clk的脉冲pls1至plsk的子延迟值delay_s1至delay_sk可以被存储在单独的存储器装置中。时序控制器410(或时钟发生器710)可以通过基于子延迟值delay_s1至delay_sk顺序地延迟从外部提供的外部时钟信号的脉冲，来生成时钟信号clk。
150.换句话说，延迟值确定单元730可以将第一区间p1中的时钟信号clk(或用于第一栅驱动器ic 210-1的时钟信号clk)的第一周期pera调整或增大第一子延迟值delay_s1。
151.同时，在图10a中，时钟信号clk的脉冲pls1至plsk的子延迟值delay_s1至delay_sk已经被描述为彼此不同。然而，时钟信号clk的脉冲pls1至plsk的子延迟值delay_s1至delay_sk并不限于此。
152.例如，当具有第二延迟值delay2的第n栅信号gsn被施加到第n栅线gln(参考图4)时，第一栅信号gs1至第n栅信号gsn可以具有等于第二延迟值delay2的延迟值。因此，与第一栅信号gs1至第n栅信号gsn相对应的时钟信号clk的脉冲中的每个可以具有对应的延迟值。
153.参考图10b，示出了与图10a相对应的波形。
154.在第一区间p1中，基于参考时钟信号clk_ref(或外部时钟信号)，时钟信号clk的第一脉冲pls1可以具有第一子延迟值delay_s1'，第二脉冲pls2可以具有第二子延迟值delay_s2'，并且第k脉冲plsk可以具有第k子延迟值delay_sk'。
155.例如，第一子延迟值delay_s1'、第二子延迟值delay_s2'和第k子延迟值delay_sk'中的每个可以与第二延迟值delay2相同。
156.即，时钟信号clk可以具有与参考时钟信号clk_ref相同的波形(或相同的周期)，并且可以基于参考时钟信号clk_ref被延迟特定延迟值(例如，第二延迟值delay2)。
157.第一区间p1的时钟信号clk的延迟值可以存储在单独的存储器装置中。时序控制器410(或时钟发生器710)可以通过基于延迟值延迟从外部提供的外部时钟信号来生成时钟信号clk。
158.在下文中，将参考图9b描述另一示例。图9b示出了与图9a相对应的波形。数据信号vdata_1的波形与图9a的数据信号vdata的波形不同，并且可以与参考图3描述的第二曲线c_vdata2相同或相似。
159.作为参考，可以参考图9a中所示的波形来描述基于图2中所示的第一连接线cl1中的数据信号来设置第一栅驱动器ic 210-1的时钟信号clk的过程。另一方面，可以参考图9b中所示的波形来描述基于图2中所示的第二连接线cl2中的数据信号来设置第二栅驱动器ic 210-2的时钟信号clk的过程。
160.返回参考图8和图9b，可以基于参考时钟信号clk_ref来生成第五设置区间中的栅信号gs_5。这里，参考时钟信号clk_ref可以是为第一栅驱动器ic 210-1最终设置的时钟信号clk(例如，其中反映了第二延迟值delay2的时钟信号clk)。第六设置区间中的栅信号gs_6可以具有基于第五栅信号gs_5的第一延迟值delay1。第七设置区间中的栅信号gs_7可以具有基于第五栅信号gs_5的第二延迟值delay2。第八设置区间中的栅信号gs_8可以具有基于第五栅信号gs_5的第三延迟值delay3。
161.第六设置区间中的第六时间差d6(即，反馈信号fb的下降沿的时序)可以与第五设置区间中的第五时间差d5相近。即，第六时间差d6与第五时间差d5之间的差可以基本等于0。
162.类似地，第七设置区间中的第七时间差d7可以与第六设置区间中的第六时间差d6相近。
163.第八设置区间中的第八时间差d8可以大于第七设置区间中的第七时间差d7。
164.在此情况下，延迟值确定单元730可以基于与第七设置区间相对应的延迟时钟信号来最终设置第二栅驱动器ic 210-2的时钟信号clk。
165.可替代地，当第八时间差d8大于第七时间差d7，但确定第八时间差d8与第七时间差d7之间的差在参考范围内(例如，小于参考范围)时，延迟值确定单元730可以基于与第八设置区间相对应的延迟时钟信号最终设置第二栅驱动器ic 210-2的时钟信号clk。
166.如上所述，延迟值确定单元730可以基于数据信号vdata被感测的位置和所选择的延迟时钟信号的延迟值，来设置用于第二栅驱动器ic 210-2的时钟信号clk的脉冲中的每个的子延迟值。
167.例如，延迟值确定单元730可以基于第2n栅线gl2n对栅信号gs_7的延迟值进行插值，以设置用于第二栅驱动器ic 210-2的时钟信号clk的脉冲中的每个的子延迟值。例如，延迟值确定单元730可以基于第2n栅线gl2n(或图2中所示的第n 1栅线gln 1至第2n栅线gl2n)对第一栅驱动器ic 210-1(参考图2)的最大延迟值和栅信号gs_7的延迟值进行插值，以设置用于第二栅驱动器ic 210-2的时钟信号clk的脉冲中的每个的子延迟值。
168.返回参考图10a，第二区间p2可以是其中时钟信号clk被提供到第二栅驱动器ic 210-2(参考图2)的区间。
169.在第二区间p2中，时钟信号clk的第k 1脉冲plsk 1可以具有第k 1子延迟值delay_sk 1，第k 2脉冲plsk 2可以具有第k 2子延迟值delay_sk 2，并且第2k脉冲pls2k可
以具有第2k子延迟值delay_s2k。第k 1子延迟值delay_sk 1、第k 2子延迟值delay_sk 2和第2k子延迟值delay_s2k可以具有不同的值，但本公开并不限于此。例如，如图10b中所示，第k 1子延迟值delay_sk 1'、第k 2子延迟值delay_sk 2'和第2k子延迟值delay_s2k'可以具有相同的值。
170.在实施例中，第k 1子延迟值delay_sk 1与第k子延迟值delay_sk之间的差可以不同于第二子延迟值delay_s2与第一子延迟值delay_s1之间的差。
171.即，用于第二栅驱动器ic 210-2的第二区间p2中的时钟信号clk的第二周期perb可以与第一区间p1中的时钟信号clk的第一周期pera不同。
172.第九区间p9可以是其中时钟信号clk被提供到第九栅驱动器ic(即，最远离图2中所示的数据驱动器300的栅驱动器ic)的区间。
173.在第九区间p9中，时钟信号clk的第8k 1脉冲pls8k 1可以具有第8k 1子延迟值delay_s8k 1，并且第9k脉冲pls9k可以具有第9k子延迟值delay_s9k。第8k 1子延迟值delay_s8k 1和第9k子延迟值delay_s9k可以具有不同的值。第8k 1子延迟值delay_s8k 1'和第9k子延迟值delay_s9k'可以具有不同的值。
174.用于第九栅驱动器ic的第九区间p9中的时钟信号clk的第三周期perc可以分别与第一区间p1中的时钟信号clk的第一周期pera和第二区间p2中的时钟信号clk的第二周期perb相同或不同。
175.如参考图7、图8、图9a、图9b、图10a和图10b所描述的，时序控制器410可以在增大时钟信号clk的延迟值的同时，监控反馈信号fb的下降沿的时序变化。另外，时序控制器410可以选择或确定使反馈信号fb的下降沿的时序变化保持恒定(例如，保持为最小)的时钟信号clk的延迟值，并且基于时钟信号clk的延迟值设置时钟信号clk的脉冲中的每个的子延迟值或确定时钟信号clk的周期。
176.另外，当显示装置10包括多个栅驱动器ic 210-1和210-2时，可以分别设置用于栅驱动器ic 210-1和210-2的时钟信号clk。
177.因此，在具有rc延迟的数据信号具有峰值的区间中，栅驱动器ic 210-1和210-2可以基于时钟信号clk输出栅信号。因此，可以提高像素的数据信号的充电率，并且可以提高显示在显示装置10上的图像的质量。
178.图11是图示图1的显示装置的另一示例的图。图12是图示由包含在图11的显示装置中的时序控制器设置的时钟信号的示例的波形图。
179.参考图1、图2和图11，图11的显示装置10_1与图2的显示装置10的不同之处在于，显示装置10_1包括多条时钟线clkl1、clkl2、
……
和clklp。除了时钟线clkl1、clkl2、
……
和clklp之外，显示装置10_1可以与图2的显示装置10基本相同或相似，并且因此将省略重复的描述。
180.第一时钟线clkl1可以连接到时序控制器410和第一栅驱动器ic 210-1。时序控制器410可以通过第一时钟线clkl1将第一时钟信号clk1提供到第一栅驱动器ic 210-1。第一栅驱动器ic 210-1可以基于第一时钟信号clk1来生成栅信号。
181.如图12中所示，第一时钟信号clk1可以具有第一周期pera，并且第一周期pera可以比参考时钟信号clk_ref的周期大第一延迟时间delaya。这里，第一延迟时间delaya可以等于参考图10a描述的第二子延迟值delay_s2(或参考图10b描述的第二子延迟值delay_
s2')。
182.第二时钟线clkl2可以连接到时序控制器410和第二栅驱动器ic 210-2。时序控制器410可以通过第二时钟线clkl2将第二时钟信号clk2提供到第二栅驱动器ic 210-2。第二栅驱动器ic 210-2可以基于第二时钟信号clk2生成栅信号。
183.如图12中所示，第二时钟信号clk2可以具有第二周期perb，并且第二周期perb可以比参考时钟信号clk_ref的周期大第二延迟时间delayb。这里，第二延迟时间delayb可以等于参考图10a描述的第k 2子延迟值delay_sk 2与第k 1子延迟值delay_sk 1之间的差。
184.第p时钟线clklp可以连接到时序控制器410和第p栅驱动器ic。时序控制器410可以通过第p时钟线clklp将第p时钟信号clkp提供到第二栅驱动器ic。第p栅驱动器ic可以基于第p时钟信号clkp来生成栅信号。这里，p为正整数。参考图1，例如，p可以是9。
185.如图12中所示，第p时钟信号clkp可以具有第三周期perc，并且第三周期perc可以比参考时钟信号clk_ref的周期大第三延迟时间delayc。这里，第三延迟时间delayc可以与第一延迟时间delaya和/或第二延迟时间delayb相同或不同。然而，由于数据信号的rc延迟随着与数据驱动器300的距离增大而增加，因此第三延迟时间delayc可以大于第一延迟时间delaya和第二延迟时间delayb。
186.当时序控制器410通过多条时钟线clkl1、clkl2、
……
和clklp将时钟信号clk1、clk2、
……
和clkp提供到栅驱动器ic 210-1、210-2、
……
和第p栅驱动器ic时，时序控制器410可以彼此独立地设置时钟信号clk1、clk2、
……
和clkp。
187.例如，图2的显示装置10可以设置用于第一栅驱动器ic 210-1的时钟信号clk(即，图10a的第一区间p1中的时钟信号clk)，并且然后在第一栅驱动器ic 210-1的时钟信号clk的前提下设置第二栅驱动器ic 210-2的时钟信号clk(即，图10a的第二区间p2中的时钟信号clk)。即，由于时钟信号clk在时分上具有部分不同的周期或延迟值，因此必须顺序地设置时钟信号clk。
188.同时，由于时钟信号clk1、clk2、
……
和clkp在图11的显示装置10_1中彼此物理地隔开，因此时钟信号clk1、clk2、
……
和clkp可以彼此独立地(即，单独地)被设置。
189.图13是图示根据本公开的实施例的驱动显示装置的方法的流程图。
190.参考图1、图2和图13，可以在图1和图2的显示装置10(或图11的显示装置10_1)中执行驱动显示装置的方法。可以在单独的设置区间(或时钟设置区间)中执行图13的方法。
191.图13的方法可以通过数据驱动器300将数据信号提供到数据线，并且通过栅驱动器200(或栅驱动器ic 210-1和210-2中的一个)将时钟信号clk顺序地输出到栅线gl1至gln和gln 1至gl2n(s1310)。
192.如参考图2所描述的，数据驱动器300可以将数据信号(或测试信号)提供到第一数据线dl1。另外，如参考图4所描述的，第一栅驱动器ic 210-1可以将时钟信号clk输出至第n栅线gln作为第n栅信号gsn。
193.图13的方法可以通过第x栅驱动器ic将数据信号与栅信号进行比较来输出反馈信号(s1320)。这里，x可以是正整数，并且第一次可以具有1的值。
194.如参考图2和图4所描述的，第一栅驱动器ic 210-1可以通过将通过第一连接线cl1提供的数据信号与第n栅信号gsn进行比较来生成反馈信号fb，并且将反馈信号fb输出到反馈线fbl。
195.如参考图6所描述的，当栅信号gs大于或等于数据信号vdata时，反馈信号fb可以具有逻辑高电平。另外，当栅信号gs小于数据信号vdata时，反馈信号fb可以具有逻辑低电平。
196.图13的方法可以基于时钟信号clk计算反馈信号fb的延迟时间(s1330)。
197.如参考图6和图7所描述的，时序控制器410(或延迟时间计算器720)可以基于时钟信号clk来计算反馈信号fb的下降沿(或脉冲的第二边沿)的时序。例如，时序控制器410可以基于时钟信号clk的上升沿(即，图6中所示的第一参考时间点tp_ref1)来计算反馈信号fb的下降沿的时序(即，时间差d)。
198.图13的方法可以基于反馈信号fb的延迟时间(或下降沿的时序)的变化来设置时钟信号的延迟值。
199.在实施例中，图13的方法可以确定反馈信号fb的延迟时间是否在参考范围之外，即，反馈信号fb的延迟时间是否改变(s1340)。
200.例如，图13的方法可以确定当前延迟时间(即，在当前设置区间(例如参考图9a描述的第二设置区间)中计算出的反馈信号fb的延迟时间)与先前延迟时间(即，在先前设置区间(例如参考图9a描述的第一设置区间)中计算出的反馈信号fb的延迟时间)之间的差是否大于参考值。例如，图13的方法可以确定当前延迟时间是否大于先前延迟时间。
201.如参考图9a所描述的，当数据信号vdata的峰值区间与栅信号gs重叠时，反馈信号fb的延迟时间可以被保持在最小值。可替代地，当数据信号vdata的峰值区间与栅信号gs部分地重叠时，反馈信号fb的延迟时间可以相对增加。因此，图13的方法可以查找延迟时间的变化量减小并保持恒定的时间点(例如，数据信号vdata的峰值区间与栅信号gs开始重叠的时间点)以及延迟时间的变化量保持恒定并增加的时间点(例如，栅信号gs开始偏离数据信号vdata的峰值区间的时间点)。
202.当反馈信号fb的延迟时间没有改变时，图13的方法可以增大时钟信号的延迟值(s1350)。另外，图13的方法可以执行输出时钟信号clk作为栅信号的步骤(s1310)、输出反馈信号的步骤(s1320)、计算反馈信号的延迟时间的步骤(s1330)以及确定延迟时间是否再次改变的步骤(s1340)。
203.如参考图7、图8和图9a所描述的，时序控制器410可以顺序地生成延迟时钟信号clk_d1、clk_d2和clk_d3，并且根据多个设置区间中的延迟时钟信号clk_d1、clk_d2和clk_d3确定反馈信号fb的延迟时间是否改变。
204.当反馈信号fb的延迟时间改变时(或当延迟时间增加时)，可以基于时钟信号clk的先前延迟值来设置用于第x栅驱动器ic的时钟信号(s1360)。
205.如参考图9a所描述的，当延迟时间在第四设置区间中改变时，图13的方法可以基于第三设置区间中的第二延迟时钟信号clk_d2的第二延迟值delay2，来设置第一栅驱动器ic 210-1的时钟信号clk。例如，如参考图10a所描述的，可以基于第n栅线gln对第二延迟值delay2进行插值，以设置第一区间p1中的时钟信号clk的脉冲pls1至plsk中的每个的子延迟值。作为另一实施例，如参考图12所描述的，可以基于第二延迟值delay2来设置第一时钟信号clk1的周期。作为另一实施例，如参考图10b所描述的，可以根据第n栅线gln基于第二延迟值delay2来设置第一区间p1中的时钟信号clk的延迟值。
206.其后，图13的方法可以设置用于位于第x栅驱动器ic之后的栅驱动器ic(即，相比
第x栅驱动器ic，与数据驱动器300间隔更远)的时钟信号clk。
207.图13的方法可以确定针对栅驱动器200中的所有栅驱动器ic是否完全设置时钟信号clk。例如，当栅驱动器200包括p个栅驱动器ic时，图13的方法可以确定常数x是否等于常数p(s1370)。
208.当常数x不等于常数p时，图13的方法可以将常数x增加1(s1380)，并且设置用于对应的栅驱动器ic的时钟信号clk。
209.例如，当用于第一栅驱动器ic 210-1的时钟信号clk被完全设置时，图13的方法可以设置用于第二栅驱动器ic 210-2的时钟信号clk。
210.参考图1，例如，当栅驱动器200包括九个栅驱动器ic时，图13的方法可以顺序地设置用于九个栅驱动器ic中的每个的时钟信号clk。
211.如参考图13所描述的，驱动显示装置的方法可以通过将第一数据线dl1的数据信号与通过栅驱动器200的特定栅信号进行比较，来生成包含数据信号的延迟信息的反馈信号fb。另外，驱动显示装置的方法可以在增大时钟信号clk的延迟值的同时，监控反馈信号fb的第二边沿的时序变化，最终确定保持变化恒定(例如，保持为最小)的时钟信号clk的延迟值，并基于所确定的延迟值设置时钟信号clk的脉冲中的每个的子延迟值或确定时钟信号clk的周期。时钟信号clk可以是栅信号，并且可以与具有rc延迟的数据信号同时被供给到像素。即，供给数据信号和栅信号的时序可以彼此重合。因此，可以提高像素的数据信号的充电率，并且可以提高显示在显示装置上的图像的质量。
212.根据本公开的实施例的显示装置和驱动该显示装置的方法可以通过将数据线的数据信号与通过栅驱动器的特定栅信号进行比较，来生成包含数据信号的延迟信息的反馈信号，在增大时钟信号的延迟值的同时监控反馈信号的第二边沿(例如，脉冲的下降沿)的变化，并且确定保持变化恒定(例如，保持为最小)的时钟信号的延迟值。基于反映延迟值的时钟信号生成的栅信号可以与具有rc延迟的数据信号在相同的时间点(或时间)被供给到像素。即，供给数据信号和栅信号的时序可以彼此重合。因此，可以提高像素的数据信号的充电率，并且可以提高显示在显示装置上的图像的质量。
213.参考附图描述的本公开的详细描述仅仅是本公开的例示性的，并且仅用于例示本公开的目的，而不旨在限制本公开的意义或限制权利要求中描述的本公开的范围。因此，本领域的技术人员将理解从中各种修改和等同的其他实施例是可能的。因此，本公开的真实技术保护范围应当由所附权利要求的技术精神来限定。