半导体装置的制作方法

技术特征：
1.一种半导体装置，其特征在于，具备半导体基板，该半导体基板具有晶体管部和二极管部，在所述晶体管部的俯视所述半导体基板时的所述二极管部侧的端部，所述晶体管部具有抑制第二导电型载流子的注入的注入抑制区。2.如权利要求1所述的半导体装置，其特征在于，所述晶体管部和所述二极管部两者在所述半导体基板的正面具有第二导电型的基区，所述晶体管部在所述半导体基板的正面还具有第一导电型的发射区、和掺杂浓度高于所述基区的掺杂浓度的第二导电型的抽出区，在所述注入抑制区未设置所述发射区和所述抽出区。3.如权利要求2所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述注入抑制区在所述晶体管部和所述二极管部的排列方向上的宽度为20μm以上且900μm以下。4.如权利要求2或3所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述注入抑制区还设置于所述二极管部的延伸方向上的端部与有源区的外周之间。5.如权利要求2至4中任一项所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述二极管部的面积为所述二极管部和所述注入抑制区的合计面积的10％以上。6.如权利要求2至5中任一项所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述二极管部的总面积为所述半导体装置的面积的1.4％以上且22％以下。7.如权利要求2至6中任一项所述的半导体装置，其特征在于，所述注入抑制区中的所述基区的掺杂浓度为所述二极管部的所述基区的掺杂浓度以下。8.如权利要求7所述的半导体装置，其特征在于，所述注入抑制区中的所述基区的掺杂浓度为1
×
e
16
cm
－3
以上且5
×
e
19
cm
－3
以下。9.如权利要求2至8中任一项所述的半导体装置，其特征在于，所述二极管部的所述基区的掺杂浓度为1
×
e
16
cm
－3
以上且1
×
e
18
cm
－3
以下。10.如权利要求2至9中任一项所述的半导体装置，其特征在于，所述抽出区的掺杂浓度为5
×
e
18
cm
－3
以上且5
×
e
20
cm
－3
以下。11.如权利要求1所述的半导体装置，其特征在于，所述晶体管部和所述二极管部两者在所述半导体基板的正面具有第二导电型的基区，所述晶体管部和所述注入抑制区在所述半导体基板的正面还具有第一导电型的发射区、和掺杂浓度高于所述基区的掺杂浓度的第二导电型的抽出区，在俯视所述半导体基板时，所述注入抑制区中的所述发射区和所述抽出区的比率低于所述晶体管部中的所述发射区和所述抽出区的比率。12.如权利要求11所述的半导体装置，其特征在于，所述晶体管部和所述注入抑制区具有多个台面部，所述多个台面部在多个沟槽部之间，沿所述晶体管部和所述二极管部的延伸方向延伸，所述多个沟槽部沿所述延伸方向延
伸且沿所述晶体管部和所述二极管部的排列方向排列，在所述注入抑制区的台面部，所述发射区和所述抽出区中的任一个被配置为，分别与配置于在所述晶体管部侧相邻的台面部的所述发射区相邻。13.如权利要求12所述的半导体装置，其特征在于，所述多个沟槽部包括栅极沟槽部和虚设沟槽部，所述注入抑制区具有虚设沟槽部，不具有栅极沟槽部。14.如权利要求12所述的半导体装置，其特征在于，所述多个沟槽部包括栅极沟槽部和虚设沟槽部，所述注入抑制区中的虚设比率高于所述晶体管部中的除所述注入抑制区以外的所述虚设比率，所述虚设比率是虚设沟槽部的数量相对于栅极沟槽部和虚设沟槽部的总数的比率。15.如权利要求14所述的半导体装置，其特征在于，所述注入抑制区的所述发射区配置在与所述栅极沟槽部相邻的台面部。16.如权利要求14或15所述的半导体装置，其特征在于，所述注入抑制区中的所述虚设比率为75％以上且87.5％以下。17.如权利要求16所述的半导体装置，其特征在于，所述晶体管部中的除所述注入抑制区以外的所述虚设比率为0％以上且75％以下。18.如权利要求12至17中任一项所述的半导体装置，其特征在于，所述注入抑制区的所述发射区在所述延伸方向上与所述抽出区相邻。19.如权利要求12至18中任一项所述的半导体装置，其特征在于，在所述注入抑制区中与所述二极管部相邻的台面部未配置所述发射区。20.如权利要求11至19中任一项所述的半导体装置，其特征在于，在俯视所述半导体基板时，在所述晶体管部和所述二极管部的延伸方向上，所述抽出区的长度为0.5μm以上。21.如权利要求11至20中任一项所述的半导体装置，其特征在于，在俯视所述半导体基板时，在所述晶体管部和所述二极管部的排列方向上，所述抽出区的长度为0.3μm以上。22.如权利要求11至21中任一项所述的半导体装置，其特征在于，在所述注入抑制区中，所述基区配置在未配置有所述发射区和所述抽出区的部分。23.如权利要求1至22中任一项所述的半导体装置，其特征在于，在所述半导体基板的内部还具有第一导电型的积累区。

技术总结
本申请提供一种半导体装置，其具备具有晶体管部和二极管部的半导体基板，在晶体管部的俯视半导体基板时的二极管部侧的端部，晶体管部具有抑制第二导电型载流子的注入的注入抑制区。晶体管部和二极管部两者在半导体基板的正面具有第二导电型的基区，晶体管部在半导体基板的正面还具有第一导电型的发射区和掺杂浓度比基区的掺杂浓度高的第二导电型的抽出区，在注入抑制区未设置发射区和抽出区。在注入抑制区未设置发射区和抽出区。在注入抑制区未设置发射区和抽出区。


技术研发人员：白川彻 尾崎大辅 阿形泰典
受保护的技术使用者：富士电机株式会社
技术研发日：2020.11.30
技术公布日：2022/2/24