半导体元件及其制备方法与流程

1.本技术案主张2020年8月13日申请的美国正式申请案第16/992,986号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开是关于一种半导体元件以及该半导体元件的制备方法。特别是有关于一种具有导电聚合物的一着陆垫的半导体元件，以及该半导体元件的制备方法。


背景技术：

3.半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
4.上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一种半导体元件，包括一基底；一介电层，设置在该基底上；一栓塞，设置在该介电层中，其中该栓塞具有一突出部，该突出部具有一第一宽度；以及一着陆垫，设置在该介电层上，其中该着陆垫包含导电聚合物，且该着陆垫具有一第二宽度，该第二宽度是较大于该突出部的该第一宽度。
6.在本公开的一些实施例中，该着陆垫还包括一阻障层，该阻障层位在该突出部与该第二硅化物层之间。
7.在本公开的一些实施例中，该导电聚合物层包含石墨烯(graphene)。
8.在本公开的一些实施例中，该导电聚合物层包含共轭聚合物(conjugated polymer)。
9.在本公开的一些实施例中，该共轭聚合物包含聚苯乙烯磺酸盐(polyethylenediox ythiophene，pedot)或聚苯胺(polyaniline，pani)。
10.在本公开的一些实施例中，该半导体元件还包括一电容接触点，是位在该基底上，该着陆垫设置在该电容接触点上，该电容接触点具有一颈部以及一头部，该头部位在该颈部上，其中该头部的一上宽度是较大于该颈部的一上宽度，且该着陆垫的该第二宽度是较大于该头部的该上宽度。
11.在本公开的一些实施例中，该头部的该上宽度是较大于该头部的一下宽度。
12.在本公开的一些实施例中，该颈部的该上宽度是大致相同于该头部的一下宽度。
13.在本公开的一些实施例中，该头部具有一弯曲侧壁。
14.在本公开的一些实施例中，该头部具有锥形轮廓。
15.在本公开的一些实施例中，该半导体元件还包括：一位元线接触点与一位元线，该
位元线接触点设置在该基底上，该位元线设置在该位元线接触点上，其中该位元线为一波状条纹(undulating stripe)，是在位在该基底上的二相邻电容接触点之间延伸；以及一电容结构，设置在该着陆垫上。
16.本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成具有一栓塞的一介电层在该基底上；执行一蚀刻制程，以移除该介电层的一部分，进而暴露该栓塞的一突出部；形成一导电聚合物层，以覆盖该介电层与该突出部，其中该突出部具有一第一宽度；以及移除该导电聚合物层的一部分，以形成一着陆垫在该介电层上，其中该着陆垫具有一第二宽度，该第二宽度是较大于该突出部的该第一宽度。
17.在本公开的一些实施例中，该半导体元件的制备方法还包括：形成一阻障层在该栓塞与该介电层之间，且该蚀刻制程是移除该介电层的一部分，以暴露该栓塞的该突出部以及该阻障层的一上部。
18.在本公开的一些实施例中，移除该导电聚合物层的移除的该步骤是包括：对准具有一图案化孔的一遮罩在该导电聚合物层上；以及放射多个带电粒子束经过该遮罩的图案化孔，以形成一图案化导电聚合物。
19.在本公开的一些实施例中，该导电聚合物层是由一共轭聚合物所制。
20.在本公开的一些实施例中，该导电聚合物层的一放射区是形成一隔离聚合物层，且所述带电粒子束是为多个电子与多个离子其中之一。
21.在本公开的一些实施例中，该遮罩是为一遮蔽罩(shadow mask)，且所述离子是为多个离子的一材料，该材料是选自以下群组：氢(h)、锂(li)、钠(na)、钾(k)、铷(rb)、鍅(fr)、氯(cl)、溴(br)、碘(i)、砈(at)、氖(ne)、氪(kr)、氙(xe)、氡(rn)、氦(he)、氩(ar)、氮(n)、氧(o)以及铯(cs)。
22.在本公开的一些实施例中，该半导体元件的制备方法还包括：形成一电容接触点在该基底上，且该着陆垫是形成在该电容接触点上；其中该电容接触点具有一颈部以及一头部，该头部位在该颈部上，且该头部的一上宽度是较大于该颈部的一上宽度。
23.在本公开的一些实施例中，形成该电容接触点是包括：形成一接触孔在一介电堆叠中，该介电堆叠具有一第一层以及一第二层，该第二层位在该第一层上；移除该第二层围绕该接触孔的一部分，以形成一转换孔(transformed hole)，该转换孔具有一窄部以及一宽部，该窄部位在该第一层中，该宽部位在该第二层中；以及充填一导电材料进入该转换孔中。
24.在本公开的一些实施例中，该接触孔是与一位元线沟槽一体形成在该第二层中，且该方法还包括：填满该位元线沟槽以及该接触点的一下部，其是以一填充材料进行充填；其中该第二层围绕该接触孔的一部分的移除是在以一牺牲材料(sacrificial material)充填该接触孔的该下部之后所执行。
25.该着陆垫的宽度是较大于该电容栓塞的宽度；因此，可显著地解决依序形成的电容结构与该着陆垫之间的未对准(misalignment)。
26.此外，由于具有颈部与头部且具有一锥形轮廓的电容接触点，所以可显著地解决依序形成的电容结构与该电容接触点之间的未对准。再者，该覆盖层可减少形成在该半导体元件的多个缺陷；因此，可对应提升该半导体元件的良率。
27.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得
以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
28.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号是指相同的元件。
29.图1为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
30.图2及图3为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
31.图4为依据图3的半导体元件的顶视示意图。
32.图5到图7为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
33.图8为依据图7的半导体元件的顶视示意图。
34.图9为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
35.图10为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
36.图11为依据图10的半导体元件的顶视示意图。
37.图12为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
38.图13为依据图12的半导体元件的顶视示意图。
39.图14为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
40.图15为依据图14的半导体元件的顶视示意图。
41.图16为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
42.图17为依据图16的半导体元件的顶视示意图。
43.图18为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
44.图19为依据图18的半导体元件的顶视示意图。
45.图20为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
46.图21为依据图20的半导体元件的顶视示意图。
47.图22到图27为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
48.图28到图29为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
49.图30到图33为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
50.图34为依据图33的半导体元件的顶视示意图。
51.图35到图38为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
52.其中，附图标记说明如下：
53.101：基底
54.103：绝缘结构
55.105：主动区
56.201：字元线
57.203：下层
58.205：中间层
59.207：上层
60.209：沟槽开口
61.211：带电粒子束
62.213：遮罩
63.213'：图案化孔
64.301：第一掺杂区
65.303：第二掺杂区
66.311：导电聚合物层
67.312：光阻图案
68.313：共轭导电聚合物层(图案化导电聚合物)
69.313a：导电块
70.313b：隔离块
71.401：接触点
72.402：接触孔
73.402-1：填充材料
74.403：电容接触点
75.403-1：颈部
76.403-2：头部
77.403-3：弯曲侧壁
78.404：转换孔
79.404-1：窄部
80.404-2：宽部
81.405：位元线接触点
82.407：第一覆盖层
83.408：位元线沟槽开口
84.408-1：填充材料
85.409：位元线
86.411：电容栓塞
87.411a：突出部
88.412：阻障层
89.412a：上部
90.413：导电通孔
91.415：第一导电层
92.417：第二覆盖层
93.419：覆盖层
94.501：电容结构
95.503：电容沟槽
96.505：下电极
97.507：电容隔离层
98.509：上电极
99.801：第一隔离膜
100.803：第二隔离膜
101.805：第三隔离膜
102.807：第四隔离膜
103.808：导电聚合物层
104.808a：第一间隙子
105.808b：第二间隙子
106.809：第五隔离膜
107.810：着陆垫
108.810a：着陆垫
109.811：第六隔离膜
110.813：第七隔离膜
111.814：第五隔离膜
112.816：内连接栓塞
113.10：方法
114.s11：步骤
115.s13：步骤
116.s15：步骤
117.s17：步骤
118.s19：步骤
119.w1：宽度
120.w2：宽度
121.w3：宽度
122.w4：宽度
123.w5：宽度
124.x：方向
125.z：方向
具体实施方式
126.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一
和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
127.此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
128.理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
129.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
130.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如「同样的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语「大致地(substantially)」是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
131.在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。
132.应当理解，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。
133.图1为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。图2及图3为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图4为依据图3的半导体元件的顶视示意图。
134.请参考图1及图2，在步骤s11，可提供一基底101，以及多个第一区以及第二区是形成在基底中。举例来说，基底101可由下列材料所制：硅、掺杂硅、硅锗、绝缘体上覆硅
(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘体上覆硅锗(silicon germanium on insulator)、碳化硅(silicon carbide)、锗、砷化镓、磷化镓、磷砷化镓(gallium arsenide phosphide)、磷化铟或磷化铟镓(indium gallium phosphide)。
135.请参考图3及图4，多个绝缘结构103可形成在基底101中。在剖视图中，多个绝缘结构103是相互分开设置，且界定出多个主动区105。举例来说，多个绝缘结构103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐(fluoride-doped silicate)或类似物。在顶视图中，多个主动区105可在一方向延伸，该方向是相对一方向x倾斜。应当理解，在本公开中，氮氧化硅代表一物质(substance)包含硅、氮(nitrogen)以及氧(oxygen)，其中氧所占的比例大于氮所占的比例。氧化氮化硅代表一物质包含硅、氧以及氮，其中氮所占的比率大于氧所占的比例。
136.图5到图7为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图8为依据图7的半导体元件的顶视示意图。
137.请参考图1及图5到图8，多个字元线201可形成在基底101中。在所述的实施例中，多个字元线201可沿着方向x延伸。每一字元线201包括一下层203、一中间层205、一上层207以及一沟槽开口209。请参考图5，在所述的实施例中，可使用一微影(photolithography)制程，以图案化基底101，进而界定出多个沟槽开口209的位置。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个沟槽开口209在基底101中。请参考图6，在蚀刻制程之后，多个下层203可对应形成并贴合到多个沟槽开口203的各侧壁以及多个沟槽开口209的各底部。举例来说，多个下层203是可由下列材料所制：氧化硅、氮氧化硅、氧化氮化硅、氮化硅或类似物。
138.请参考图7及图8，多个中间层205可对应形成在多个下层203上。多个中间层205的各上表面可较低于基底101的一上表面。举例来说，多个中间层205可由下列材料所制：掺杂多晶硅、金属材料或金属硅化物。举例来说，金属硅化物可为硅化镍、硅化铂、硅化钛、硅化钼(molybdenum silicide)、硅化钴、硅化钽、硅化钨或类似物。多个上层207可对应形成在多个中间层205上。多个上层207的各上表面可位在与基底101的上表面的相同的垂直位面处。举例来说，多个上层207可由下列材料所制：氧化硅、氮氧化硅、氧化氮化硅、氮化硅或类似物。
139.图9为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
140.请参考图1及图9，多个第一区与第二区可形成在基底101的多个主动区105中。多个掺杂区可包括一第一掺杂区301以及多个第二掺杂区303。第一掺杂区301设置在相邻对的字元线201之间。所述第二掺杂区303是分别设置在多个绝缘结构103与多个字元线201之间。第一掺杂区301与所述第二掺杂区303是分别掺杂有一掺杂物，例如磷、砷或锑。第一掺杂区301与所述第二掺杂区303是分别具有掺杂浓度，是介于1e17 atoms/cm3与1e19 atoms/cm3之间。
141.图10为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图11为依据图10的半导体元件的顶视示意图。
142.请参考图10及图11，多个位元线接触点可形成在基底上。举例来说，一第一隔离膜801可形成在基底101上。举例来说，第一隔离膜801可由下列材料所制：氮化硅、氧化硅、氮
氧化硅、未掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)或其组合，但并不以此为限。多个接触点401可形成在第一隔离膜801中。可使用一微影制程，以图案化第一隔离膜801，进而界定多个接触点401的位置。在微影制程之后，可执行一蚀刻制程，例如非等向性干蚀刻制程，以形成多个开口在第一隔离膜801中。在蚀刻制程之后，举例来说，可通过一金属化制程沉积一导电材料在多个开口中，以形成多个接触点401，该导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，而该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似物。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
143.在一些实施例中，请参考图10及图11，接触点401是设置在第一掺杂区301上，且电性连接到第一掺杂区301。在所述的实施例中，接触点401是包含钨。当接触点401的上表面暴露在氧或气体下时，多个缺陷可轻易地形成在包含钨的接触点401的一上表面上。所述缺陷是可影响半导体元件的良率。
144.图12为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图13为依据图12的半导体元件的顶视示意图。
145.请参考图1及图12与图13，多个位元线接触点405可形成在基底101上。(在图12中仅显示出一个位元线接触点405。)一第二隔离膜803可由与第一隔离膜801相同的材料所制，但并不以此为限。可使用一微影制程，以图案化第二隔离膜803，进而界定多个位元线接触点405。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个位元线接触点开口在第二隔离膜803中。接触点401的一上表面可经由多个位元线接触点开口而暴露。可选择地执行一清洗制程，该清洗制程是使用还原剂(reducing agent)，以移除在包含钨的接触点401的上表面上的所述缺线。而还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)或其组合。
146.请参考图11及图12，在清洗制程之后，是形成包含氮化钨的一第一覆盖层407，以覆盖多个位元线接触点开口的各底部与各侧壁。第一覆盖层407可避免包含钨的接触点401的上表面暴露在氧及空气下；因此，第一覆盖层407可减少包含钨的接触点401的上表面上的所述缺陷的形成。举例来说，一导电材料是通过一金属化制程而沉积在多个位元线接触点开口中，以形成多个位元线接触点405，而该导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在金属化制程之后，是执行一平坦化制程，例如化学机械研磨，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
147.请参考图12及图13，多个位元线接触点405是对应电性连接到所述第一接触点401；也就是说，多个位元线接触点405是电性耦接到第一掺杂区301。
148.图14为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图15为依据图14的半导体元件的顶视示意图。
149.请参考图14及图15，多个位元线可分别形成在基底上的多个位元线接触点上。(图14中仅显示一个位元线409。)一第三隔离膜805可形成在第二隔离膜803上。第三隔离膜805是由与第一隔离膜801相同的材料所制，但并不以此为限。可使用一微影制程以图案化第三隔离膜805，进而界定多个位元线409的位置。在微影制程之后，可执行一蚀刻制程，例如一
非等向性干蚀刻制程，以形成多个位元线沟槽开口408在第三隔离膜805中。在一些实施例中，微影制程亦可图案化第三隔离膜805，以界定多个接触孔402的位置，并可执行一蚀刻制程，以形成多个接触孔402，进而穿经第三隔离膜805、第二隔离膜803以及第一隔离膜801。换言之，所述接触孔402被认为是深孔，同时所述位元线沟槽开口408是被认为相对浅孔。
150.图16为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图17为依据图16的半导体元件的顶视示意图。在一些实施例中，所述位元线沟槽开口408与所述接触孔402可通过一些制程并以材料填满，而所述制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在一些实施例中，所述接触孔402可较深于所述位元线沟槽开口408，且所述位元线沟槽开口408可完全被一填充材料408-1所完全填满，以及所述接触孔402可被一填充材料402-1所部分充填，而填充材料402-1是可相同于填充材料408-1。在一些实施例中，所述接触孔402在第三隔离膜805中的上部并未被填充材料402-1所充填。
151.请参考图18及图21，多个电容接触点是分别位在基底的所述第二区上。图18为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图19为依据图18的半导体元件的顶视示意图。在一些实施例中，可执行一蚀刻制程，例如一等向性蚀刻制程，以移除第三隔离膜805围绕所述接触孔402的一部分，进而形成多个转换孔404，所述转换孔404具有一窄部404-1以及一宽部404-2，窄部404-1是被第二隔离膜803中的填充材料402-1所占据，而宽部404-2是位在第三隔离膜805中。
152.图20为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图21为依据图20的半导体元件的顶视示意图。在一些实施例中，填充材料402-1与填充材料408-1是分别从所述转换孔404与所述位元线沟槽开口408剥离。在剥离填充材料之后，一导电材料是通过一金属化制程而沉积在多个位元线沟槽开口408中以形成多个位元线409，以及沉积在所述转换孔404中以形成多个电容接触点403，而所述导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
153.在一些实施例中，电容接触点403包括一颈部403-1以及一头部403-2，头部403-2是位在颈部403-1上，其中头部403-2的一上宽度w1是较大于颈部403-1的一上宽度w2。在一些实施例中，颈部403-1的上宽度w2是大致相同于头部403-2的一下宽度。在一些实施例中，头部403-2具有一弯曲侧壁403-3。在一些实施例中，头部403-2具有锥形轮廓。
154.请参考图20及图21，在顶视图中，多个位元线409可沿一方向y延伸，并以波浪线(wavy lines)实现。多个位元线接触点405是位在多个位元线409与多个主动区105的交叉处。以波浪线实现的多个位元线409是可增加在多个位元线接触点403与多个主动区105之间的一接触面积；因此，可降低在多个位元线接触点405与多个主动区105之间的一接触电阻。
155.请参考图1及图22，在步骤s13，具有多个电容栓塞的一介电层是形成在多个电容接触点上。图22为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。请参考图1及图22，多个电容栓塞411可形成在基底101上。一第四隔离膜807可形成在第三隔离膜805上。第四隔离膜807可由与第一隔离膜801相同的材料所制，但并不以此为限。可使用一微影制程以图案化第四隔离膜807，进而界定多个电容栓塞411的位置。在微影制程
之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个栓塞开口，所述栓塞开口是穿经第四隔离膜807、第三隔离膜805以及第二隔离膜803。在蚀刻制程之后，一导电材料是通过一金属化制程而沉积在多个栓塞开口中，以形成多个电容栓塞411在头部403-2上，举例来说，该导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在一些实施例中，多个阻障层412可分别对应设置在所述电容栓塞411与第二隔离膜803之间。多个覆盖层419可分别对应设置在多个栓塞411的各侧壁上，并贴合到多个栓塞411的各侧壁。多个覆盖层419可包含钛(ti)、氮化钛(tin)或其组合。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。
156.请参考图1及图23，在步骤s15，是执行一蚀刻制程以移除介电层的一部分，进而暴露电容栓塞的一突出部。图23为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。请参考图1及图23，是执行一回蚀制程以移除第四隔离膜807的一部分，进而暴露电容栓塞411的一突出部411a以及阻障层412的一上部412a。在一些实施例中，在回蚀制程之后，电容栓塞411的上表面是较高于第四隔离膜807的上表面，并暴露上部412a的侧壁。
157.请参考图1及图24，在步骤s17，是执行一沉积制程以形成一导电聚合物层，该导电聚合物层是覆盖介电层与突出部。图24为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。在一些实施例中，是执行一沉积制程以形成一导电聚合物层808，而导电聚合物层808是覆盖第四隔离膜807的上表面、突出部411a的上表面以及上部412a的侧壁。在一些实施例中，导电聚合物层808是为含硅层，例如多晶硅层。
158.请参考图1及图25，在步骤s19，移除导电聚合物层的一部分，以形成一着陆垫介电层上，其中着陆垫具有一第二宽度，是较大于突出部的第一宽度。图25为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
159.在一些实施例中，请参考图26，导电聚合物层311包含石墨烯，执行一微影制程以形成多个光阻图案312在导电聚合物层311上，以及执行一蚀刻制程以移除导电聚合物层311的一部分，以形成多个着陆垫810在如图27的第四隔离膜807上，其中所述着陆垫包括电容栓塞411的突出部411a以及所述阻障层412的上部412a。在一些实施例中，所述着陆垫810具有一宽度w4，是较大于电容栓塞411的突出部411a的宽度w3。
160.在一些实施例中，请参考图28，导电聚合物层是为包含共轭聚合物(conjugated polymer)的一共轭导电聚合物层313，而共轭聚合物是例如聚苯乙烯磺酸盐(polyethylenediox ythiophene，pedot)或聚苯胺(polyaniline，pani)。在一些实施例中，在形成位在第四隔离膜807上的共轭导电聚合物层313之后，具有一图案化孔213'的一遮罩213是对准在共轭导电聚合物层313上；多个带电粒子束211是放射经过遮罩213的图案化孔213'，以转换共轭导电聚合物层313成为一图案化导电聚合物313，而图案化导电聚合物313具有多个导电块313a以及多个隔离块313b。接下来，在一些实施例中，然后移除所述隔离块313b，以形成多个着陆垫810a在第四隔离膜807上，如图29所示。在一些实施例中，着陆垫810a具有一宽度w4是较大于电容栓塞411的突出部411a的宽度w3。在一些实施例中，所述带电粒子束是为多个电子以及多个离子其中之一，该遮罩是为一遮蔽罩(shadow mask)，且所述离子是为多个离子的一材料，该材料是选自以下群组：氢(h)、锂(li)、钠(na)、钾(k)、铷(rb)、鍅(fr)、氯(cl)、溴(br)、碘(i)、砈(at)、氖(ne)、氪(kr)、氙(xe)、氡(rn)、氦(he)、氩
(ar)、氮(n)、氧(o)以及铯(cs)。
161.图30为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。在一些实施例中，具有多个内连接栓塞816的一第五隔离膜814可形成在着陆垫810上。第五隔离膜814可由与第一隔离膜801相同的材料所制，但并不以此为限。可执行一微影制程以图案化第五隔离膜814，进而界定多个内连接栓塞816的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个栓塞开口，该栓塞开口是穿经第五隔离膜804。在蚀刻制程之后，一导电材料是通过一金属化制程而沉积在多个栓塞开口中，以形成多个内连接栓塞816在着陆垫810上，而该导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。在一些实施例中，着陆垫810具有一宽度w4，是较大于所述内连接栓塞816的宽度w5，以及着陆垫810的宽度w4是较大于头部403-2的上宽度w1。
162.图31到图33为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。图34为依据图33的半导体元件的顶视示意图。请参考图30到图33，多个电容结构501是分别形成在多个着陆垫810上。在一些实施例中，多个电容结构501可包括一下电极505、一电容隔离层507以及一上电极509。
163.请参考图31，一第五隔离膜809可形成在第四隔离膜807上。第五隔离膜809可由与第一隔离膜801相同的材料所制，但并不以此为限。可使用一微影制程以图案化第五隔离膜809，进而界定多个电容沟槽503的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个电容沟槽503，所述电容沟槽503是穿经第五隔离膜809。多个内连接栓塞816可经由多个电容沟槽503而暴露。
164.请参考图32，多个下电极505可分别对应形成在多个电容沟槽503；换言之，多个下电极505可朝内形成在第五隔离膜809中。举例来说，多个下电极505可由掺杂多晶硅、金属硅化物、铝、铜或钨。多个下电极505可分别对应连接到多个内连接栓塞816。
165.请参考图32，可形成电容隔离层507以贴合到多个下电极505的各侧壁与各底部以及第五隔离膜809的各上表面。电容隔离层507可为一单一层或多层。在所述的实施例中，电容隔离层507可为一单一层或多层。尤其是，电容隔离层507可为一单一层，其是由一高介电常数材料所制，例如钛酸锶钡(barium strontium titanate)、钛酸铅锆(lead zirconium titanate)、氧化钛、氧化铝、氧化铪、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或类似物。或者是，在另外的实施例中，电容隔离层507可为多层，其是由氧化硅、氮化硅以及氧化硅所构成。
166.请参考图33及图34，可形成上电极509以充填多个电容沟槽503中，并覆盖电容隔离层507。举例来说，上电极509是由掺杂多晶硅、铜或铝所制。
167.图35到图37为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。在一些实施例中，一导电通孔413以及一第一导电层415可形成在基底101上。请参考图31，一第六隔离膜811可形成在第五隔离膜809上。第六隔离膜811可由与第一隔离膜801相同的材料所制，但并不以此为限。可使用一微影制程以图案化第六隔离膜811，进而界定导电通孔413的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成一导电通孔开口，该导电通孔开口是穿经第六隔离膜811。在蚀刻制程之后，一导电材
料是通过一金属化制程而沉积在导电通孔开口中，以形成导电通孔413在第六隔离膜811中，举例来说，该导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
168.请参考图35，在所述的实施例中，导电通孔413包含钨。当导电通孔413的上表面暴露在氧或空气中时，多个缺陷可轻易地形成在包含钨的导电通孔413的一上表面上。所述缺陷可能影响半导体元件的良率。
169.请参考图36，一第七隔离膜813可形成在第六隔离膜811。第七隔离膜813可由与第一隔离膜801相同的材料所制，但并不以此为限。可使用一微影制程以图案化第七隔离膜813，进而界定第一导电层415的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成一第一导电层沟槽在第七隔离膜813中。导电通孔413的上表面可经由第一导电层沟槽而暴露。可选择性地执行使用一还原剂的一清洗制程，以移除在包含钨的导电通孔413的上表面上的所述缺陷。还原剂可为四氯化钛、四氯化钽或其组合。
170.请参考图36及图37，在清洗制程之后，可形成包含氮化钨的一第二覆盖层417，以覆盖第一导电层沟槽的一底部与各侧壁。第二覆盖层417可避免包含钨的导电通孔413的上表面暴露在氧或空气中；因此，第二覆盖层417可减少包含钨的导电通孔413的上表面上的多个缺陷的形成。一导电材料是通过一金属化制程而沉积在第一导电层沟槽中，以形成第一导电层415，举例来说，该导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，该金属化制程是例如化学气相沉积、物理气相沉积、喷溅或类似方法。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
171.图38为依据本公开一实施例中制备一种半导体元件的部分流程的剖视示意图。
172.请参考图38，一半导体元件可包括一基底101、多个绝缘结构103、多个字元线201、多个掺杂区、多个隔离膜、多个接触点、多个位元线接触点405、一第一覆盖层407、多个位元线409、多个栓塞411、多个着陆垫810、多个内连接栓塞816、一导电通孔413、一第一导电层415、一第二覆盖层417以及多个电容结构501。
173.请参考图38，多个绝缘结构103可设置在基底101中，且相互分开设置。多个绝缘结构103可界定多个主动区105。多个字元线201可设置在基底101中，且相互分开设置。每一字元线201包括一下层203、一中间层205以及一上层207。多个下层203可分开朝内设置在基底101中。多个中间层205可分别对应设置在多个下层203上。多个中间层205的各上表面可较低于基底101的一上表面。多个上层207可分别对应设置在多个中间层205上。多个上层207的各上表面可位在与基底101的上表面相同的垂直位面。
174.请参考图38，多个掺杂区可设置在基底101的多个主动区105中。每一掺杂区包括一第一掺杂区301以及多个第二掺杂区303。对于每一掺杂区而言，第一掺杂区301设置在相邻对的字元线201之间。所述第二掺杂区303分别设置在多个绝缘结构103与多个字元线201之间。
175.请参考图38，多个隔离膜可设置在基底101上。多个隔离膜可包括一第一隔离膜801、一第二隔离膜803、一第三隔离膜805、一第四隔离膜807、一第五隔离膜809、一第六隔
离膜811以及一第七隔离膜813。第一隔离膜801可设置在基底101上。多个接触点可设置在第一隔离膜801中。多个接触点可包括一接触点401以及多个电容接触点403。接触点401可设置在第一掺杂区301上，并电性连接到第一掺杂区301。所述电容接触点403分别设置在所述第二掺杂区303上，且分别电性连接到所述第二掺杂区303。在所述的实施例中，接触点401是包含钨。
176.请参考图38，第二隔离膜803可设置在第一隔离膜801上。多个位元线接触点405可设置在第二隔离膜803中。(在图38中仅显示一个位元线接触点。)第一覆盖层407可设置在第二隔离膜803中以及在接触点401的一上表面上；换言之，第一覆盖层407可设置在多个位元线接触点405与接触点401之间。此外，第一覆盖层407可设置在多个位元线接触点405的各侧壁上，且贴合到多个位元线接触点405的各侧壁。第一覆盖层407可包含氮化钨。
177.请参考图38，第三隔离膜805可设置在第二隔离膜803上。多个位元线409可设置在第三隔离膜805中，以及在多个位元线接触点与第一覆盖层407上。(在图38中仅显示一个位元线409。)第四隔离膜807可设置在第三隔离膜805上。可设置多个栓塞411以穿经第四隔离膜807、第三隔离膜805以及第二隔离膜803。多个栓塞411可分别对应电性连接到所述电容接触点403。
178.请参考图38，电容接触点403包括一颈部403-1以及一头部403-2，头部403-2位在颈部403-1上，其中头部403-2的一上宽度w1是较大于颈部403-1的一上宽度w2。在一些实施例中，颈部403-1的上宽度w2大致相同于头部403-2的一下宽度。在一些实施例中，头部403-2具有一弯曲侧壁403-3。在一些实施例中，头部403-2具有锥形轮廓。
179.请参考图38，在一些实施例中，多个第一间隙子808a分别设置在所述栓塞411的突出部411a上。在一些实施例中，第一间隙子808a包括金属硅化物，且设置在突出部411a的一侧壁上。在一些实施例中，第一间隙子808a的宽度w4是较大于电容栓塞411的宽度w3。在一些实施例中，多个第二间隙子808b分别设置在所述第一间隙子808a上。在一些实施例中，第一间隙子808a包含多晶硅，且设置在突出部411a的一侧壁上，以及第二间隙子808b包含来自第一间隙子808a的多晶硅的金属硅化物。在一些实施例中，突出部411a、第一间隙子808a以及第二间隙子808b形成一着陆垫810在电容接触点403上。
180.请参考图38，第五隔离膜809可设置在第四隔离膜807上。多个电容结构501可设置在第五隔离膜809中。多个电容结构501可包括多个下电极505、一电容隔离层509以及一上电极509。多个下电极505可朝内设置在第五隔离膜809中，且分别对应电性连接到多个内连接栓塞816。电容隔离层507可设置在多个下电极505上。上电极509可设置在电容隔离层507上。
181.请参考图38，第六隔离膜811可设置在第五隔离膜809上。导电通孔413可设置在第六隔离膜811中，且电性连接到上电极509。导电通孔413可包含钨。一第七隔离膜813可设置在第六隔离膜811上。第一导电层415可设置在第七隔离膜813中以及在导电通孔413上。第二覆盖层417可设置在导电通孔413的一上表面上，以及第二覆盖层417可设置在导电通孔413与第一导电层415之间。此外，第二覆盖层417可设置在第一导电层415的各侧壁上，并贴合到第一导电层415的各侧壁。
182.着陆垫810的宽度w4是较大于电容栓塞411的突出部411a的宽度；因此，可显著地解决依序形成的电容结构501与着陆垫810之间的未对准(misalignment)。
183.此外，由于电容接触点403具有颈部403-1与头部403-2且具有锥形轮廓，所以可显著地解决依序形成的电容结构503与电容接触点403之间的未对准。此外，覆盖层407、417可减少在半导体元件中的多个缺陷的形成；因此，对应提升半导体元件的良率。
184.本公开的一实施例提供一种半导体元件，包括一基底；一介电层，设置在该基底上；一栓塞，设置在该介电层中，其中该栓塞具有一突出部，该突出部具有一第一宽度；以及一着陆垫，设置在该介电层上，其中该着陆垫包含导电聚合物，且该着陆垫具有一第二宽度，该第二宽度是较大于该突出部的该第一宽度。
185.本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成具有一栓塞的一介电层在该基底上；执行一蚀刻制程，以移除该介电层的一部分，进而暴露该栓塞的一突出部；形成一导电聚合物层，以覆盖该介电层与该突出部，其中该突出部具有一第一宽度；以及移除该导电聚合物层的一部分，以形成一着陆垫在该介电层上，其中该着陆垫具有一第二宽度，该第二宽度是较大于该突出部的该第一宽度。
186.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
187.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本技术案的权利要求内。