单阱一晶体管和一电容器非易失性存储器器件以及集成方案的制作方法

1.所公开的实施例一般地涉及非易失性存储器器件，更具体地，涉及具有高密度、紧凑尺寸以及改善的可靠性的非易失性存储器器件。


背景技术：

2.即使关断电源，非易失性存储器器件仍能保留所存储的数据。非易失性存储器器件的示例包括电可擦除可编程只读存储器(eeprom)和闪存eeprom。在典型的闪存架构中，可以使用浮置栅极来存储电荷。浮置栅极可以布置在诸如p阱的有源区之上。源极区可以形成在p阱中与浮置栅极的第一侧邻近的，漏极区可以形成在p阱中与浮置栅极的第二侧邻近。与浮置栅极邻近的n阱电容器可用于偏置浮置栅极。n阱电容器可以包括位于n阱之上的多晶硅层和作为输入端子的高度掺杂n 区域。隔离结构可以将n阱与邻近的p阱分隔开。
3.编程可通过热电子注入来进行。例如，在编程期间，可以向n阱电容器施加9v以上的高电压以偏置浮置栅极和漏极区。可以向源极区施加适度的电压，例如4v，并且存储器器件的衬底端子可以接地。可以跨源极与漏极之间的沟道区生成强垂直取向电场，从而导致热电子注入到漏极附近的浮置栅极的边缘部分。擦除可通过热空穴注入来进行。例如，在擦除期间，可以向漏极施加9v以上的高电压。n阱电容器、源极和衬底端子可以接地。电子空穴对可通过带间(band to band)隧穿(btb)来在漏极区中生成。所生成的空穴可通过横向电场来朝向源极与漏极之间的沟道区加速，并且空穴中的一些可以获得高能量。热空穴可以被注入到浮置栅极中并与浮置栅极中所存储的电子复合。
4.高编程和擦除电压可导致浮置栅极与沟道区之间电介质层上的应力增加，从而降低可靠性。擦除机制是效率低的，因为负电压不能施加到n阱电容器。负电压可能在n阱电容器与邻近的p阱之间引起不希望的正向偏置电流。n阱电容器导致存储器器件的较大的横向尺寸，从而阻止了存储器器件的进一步缩放。因此，迫切需要克服上述挑战。


技术实现要素：

5.在本公开的方面，提供了一种非易失性存储器器件。所述非易失性存储器器件包括被隔离结构围绕的有源区。可以在所述有源区之上布置浮置栅极，所述浮置栅极具有位于所述隔离结构之上的第一端和第二端。可以在所述有源区中邻近所述浮置栅极的第一侧布置第一掺杂区，以及可以在所述有源区中邻近所述浮置栅极的第二侧布置第二掺杂区。可以在所述浮置栅极之上布置第一电容器，由此所述第一电容器的第一电极电耦合到所述浮置栅极。
6.在本公开的另一方面，提供了一种非易失性存储器器件阵列。该非易失性存储器器件阵列包括第一有源区、第二有源区以及围绕每个有源区的隔离结构，由此所述隔离结构的一部分位于所述第一有源区与所述第二有源区之间。第一浮置栅极阵列位于所述第一有源区之上，以及第二浮置栅极阵列位于所述第二有源区之上，由此每个浮置栅极的第一端和第二端位于所述隔离结构之上。第一掺杂区位于每个有源区中并与每个浮置栅极的第
一侧邻近，以及第二掺杂区位于每个有源区中并与每个浮置栅极的第二侧邻近。第一电容器位于每个浮置栅极之上，由此所述第一电容器的第一电极电耦合到每个浮置栅极。
7.在本公开的又一方面，提供了一种制造非易失性存储器器件的方法。所述方法包括提供被隔离结构围绕的有源区。可以在所述有源区之上提供浮置栅极，由此所述浮置栅极的第一端和第二端位于所述隔离结构之上。可以在所述有源区中邻近所述浮置栅极的第一侧提供第一掺杂区以及可以在所述有源区中邻近所述浮置栅极的第二侧提供第二掺杂区。可以在所述浮置栅极之上提供第一电容器，由此所述第一电容器的第一电极电耦合到所述浮置栅极。
8.通过下面描述的实施例可以获得许多优点。这些实施例提供了具有高耦合比、高密度和改善的可靠性的紧凑非易失性存储器器件。
附图说明
9.通过结合附图阅读以下详细的描述，将更好地理解所公开的实施例：
10.图1a是根据本公开的实施例的非易失性存储器器件阵列的俯视图。
11.图1b是根据本公开的实施例的沿图1a的剖面线b-b’截取的非易失性存储器器件阵列的截面图。
12.图1c是根据本公开的实施例的沿图1a的剖面线c-c’截取的非易失性存储器器件的简化示意图。
13.图1d是根据本公开的实施例的非易失性存储器器件阵列的俯视图，其中示出了位于浮置栅极下方的有源区的部分和第一电容器的面积。
14.图2a是根据本公开的另一实施例的非易失性存储器器件阵列的俯视图。
15.图2b是根据本公开的实施例的沿图2a的剖面线d-d’截取的非易失性存储器器件阵列的截面图。
16.图3至图6示出了根据本公开的一些实施例的图1a所示的非易失性存储器器件的阵列的制造工艺流程。
17.图7至图10示出了根据本公开的其他实施例的图2a所示的非易失性存储器器件的阵列的制造工艺流程。
18.为了图示的简单和清楚，附图图示了一般的构造方式，并且可以省略公知的特征和技术的特定描述和细节，以避免不必要地混淆对所描述的器件的实施例的讨论。另外，附图中的元件不一定按比例绘制。例如，附图中的一些元件的尺寸可能相对于其他元件被放大，以帮助改善对器件的实施例的理解。不同附图中的相同参考标号表示相同的元件，而相似的参考标号可以但不一定表示相似的元件。
具体实施方式
19.以下详细描述本质上是示例性的，并非旨在限制器件或器件的应用和用途。此外，不会受到这些器件的先前背景或以下详细描述中提出的任何理论的束缚。
20.图1a是根据本公开的实施例的非易失性存储器器件阵列100的俯视图。参考图1a，非易失性存储器器件阵列100包括第一有源区110a和第二有源区110b以及围绕每个有源区110a和110b的隔离结构118。隔离结构118被示为虚线轮廓。在实施例中，隔离结构118可以
是浅沟槽隔离(sti)。隔离结构118的部分位于第一有源区110a与第二有源区110b之间。隔离结构118以及有源区110a和110b可以形成在半导体衬底180中。第一有源区110a和第二有源区110b可以统称为有源区110。
21.可以在第一有源区110a之上提供第一浮置栅极阵列112a，并且可以在第二有源区110b之上提供第二浮置栅极阵列112b。第一浮置栅极阵列112a和第二浮置栅极阵列112b可以统称为浮置栅极112。每个浮置栅极112可以具有第一端170a和与第一端相对的第二端170b。每个浮置栅极112的第一端170a和第二端170b可以布置在隔离结构118之上。可以在每个有源区110a和110b中邻近每个浮置栅极112的第一侧提供第一掺杂区106，并且可以在每个有源区110a和110b中邻近每个浮置栅极112的与第一侧相对的第二侧提供第二掺杂区108。例如，第一掺杂区106可以是非易失性存储器器件阵列100的源极，第二掺杂区108可以是其漏极。可以在源极106和漏极108之上提供接触18以连接到外部输入端子。术语“浮置栅极”可以指与输入端子电隔离并且可以电容耦合到输入端子的栅电极。在器件工作期间，没有直流电流从输入端流向浮置栅极。可以在每个浮置栅极112之上提供第一电容器168，从而提供用于非易失性存储器阵列100的紧凑设计。接触150可以将第一电容器168电耦合到外部输入端子。第一电容器168具有至少等于或大于每个浮置栅极112的面积的面积。在实施例中，第一电容器168可以是金属绝缘体金属(mim)电容器。在另一实施例中，第一电容器168可以是金属氧化物金属(mom)电容器。尽管未示出，但非易失性存储器器件阵列100可以包括衬底接触。
22.每个有源区110a和110b可以是p阱。每个有源区110a和110b之上的每个浮置栅极112以及分别与每个浮置栅极112的第一侧和第二侧邻近的源极106和漏极108可以作为独立的非易失性存储器晶体管188来工作。非易失性存储器器件阵列100的优点在于其紧凑的设计，因为单个p阱用于每个独立的非易失性存储器晶体管188。源极106和漏极108可以沿每个有源区110a和110b以交替地布置，其中每个浮置栅极112与邻近的浮置栅极112共享源极106或漏极108。在实施例中，源极106和漏极108可以在结构上是相同的。例如，在实施例中，源极106和漏极108可以具有相同的掺杂区。在另一实施例中，源极106和漏极108可以在结构上是不同的。例如，与源极106相比，漏极108可具有更深的掺杂区。
23.图1b是根据本公开的实施例的沿图1a的剖面线b-b’截取的非易失性存储器器件阵列100的截面图。参考图1b，第一浮置栅极112a和第二浮置栅极112b分别布置在第一有源区110a和第二有源区110b之上。第一浮置栅极112a和第二浮置栅极112b的第一端170a和第二端170b布置在隔离结构118之上。使第一浮置栅极112a和第二浮置栅极112b的第一端170a和第二端170b位于隔离结构118之上的优点是允许第一浮置栅极112a和第二浮置栅极112b的对准和图案化存在公差。为简单起见，该截面图中未示出第一电容器168。
24.图1c是根据本公开的实施例的沿图1a的剖面线c-c’截取的非易失性存储器器件100的简化示意图。参考图1c，可以在第一有源区110a之上提供第一浮置栅极112a。可以在第一浮置栅极112a与第一有源区110a之间提供电介质层102。可以邻近第一浮置栅极112a的第一侧在第一有源区110a中形成源极106。可以邻近第一浮置栅极112a的与源极106相对的第二侧在第一有源区110a中形成漏极108。可以邻近源极106或漏极108在第一有源区110a中形成隔离结构118。可以邻近隔离结构118在第一有源区110a的上表面形成衬底接触116。为简单起见，图1a中未示出衬底接触116。可以在第一浮置栅极112a之上提供第一电容
器168。线120指示第一电容器168的第一电极126到第一浮置栅极112a之间的电耦合。可以在第一电极126之上提供电介质层132。可以在电介质层132之上提供第二电极128。线122指示第一电容器168的第二电极128到外部输入端子之间的电耦合。
25.图1d是根据本公开的实施例的非易失性存储器器件阵列100的俯视图，其中示出了位于浮置栅极112下方的有源区110的部分136和第一电容器168的面积138。浮置栅极电容c
112
等于浮置栅极112下方的有源区110的部分136的面积a
136
乘以位于浮置栅极112与有源区110之间的电介质层102的电介质常数ε
102
与电介质层102的厚度t
102
的比率。c
112
＝a
136
×
ε
102
/t
102
。第一电容器电容c
168
等于第一电容器168的面积138，a
138
，乘以第一电容器168的电介质层132的电介质常数ε
132
与电介质层132的厚度t
132
的比率。c
168
＝a
138
×
ε
132
/t
132
。非易失性存储器器件阵列100的耦合比等于第一电容器电容c
168
除以第一电容器电容c
168
与浮置栅极电容c
112
之和。由此，非易失性存储器器件阵列100的耦合比＝c
168
/(c
168
c
112
)。术语“耦合比”可以指示从第一电容器168到浮置栅极112的电压传输能力。可通过增大第一电容器电容c
168
或通过减小浮置栅极电容c
112
来增大非易失性存储器器件阵列100的耦合比。例如，可通过增大第一电容器168的面积138，a
138
，或第一电容器168的电介质层132的电介质常数ε
132
来增大非易失性存储器器件阵列100的耦合比。例如，第一电容器168的面积138，a
138
，大于浮置栅极112下方的有源区110的部分136的面积a
136
，从而提供了高耦合比。
26.图1a所示的非易失性存储器器件阵列100的实施例的一组示例性偏置条件在表1中列出。编程可通过热电子注入进行。例如，在编程期间，可以向第一电容器168和选定的非易失性存储器晶体管188的漏极108施加大约3到8v的合适电压。可以向选定的非易失性存储器晶体管188的源极106施加大约3v的合适电压，并且衬底端子可以接地。可以向未被选定的存储器晶体管188的源极106施加大约4到8v的禁止电压(inhibit voltage)以防止电子注入到未被选定的非易失性存储器晶体管188的浮置栅极112。第一电容器168、未被选定的非易失性存储器晶体管188的漏极108和衬底端子可以接地。强垂直取向电场可以跨选定的非易失性存储器晶体管188的源极106与漏极108之间的沟道区而生成，从而导致热电子注入到漏极108附近的浮置栅极112的边缘部分。
27.表1
[0028][0029]
擦除可通过热空穴注入进行。例如，在擦除期间，可以向第一电容器168施加大约-2.5v的负电压以偏置浮置栅极112。可以向漏极108施加大约6到8v的合适电压。源极106和衬底端子116可以接地。可以在沟道区中生成热空穴并将热空穴注入到浮置栅极112以与浮置栅极112中所存储的电子复合。存储器器件阵列100可以被同时擦除。
[0030]
在读取操作期间，可以向第一电容器168施加大约2.5v的正偏置，并且向选定的非易失性存储器晶体管188的漏极108施加大约1v的电压。选定的非易失性存储器晶体管188的源极106和衬底端子可以接地。取决于选定的非易失性存储器晶体管188的阈值电压，可以在漏极108处检测到电流。例如，选定的非易失性存储器晶体管188的阈值电压在擦除之后是较低的，并且可以在漏极108处检测到电流。编程操作可能导致选定的非易失性存储器晶体管188的高阈值电压，并且在漏极108处可能检测到较小的电流或可忽略的电流。第一电容器168、未被选定的非易失性存储器晶体管188的源极106、漏极108和衬底端子接地。
[0031]
图1a至图1d所示的实施例可以修改以形成本公开范围内的替代实施例。例如，图2a是根据本公开的另一实施例的非易失性存储器器件阵列200的俯视图。在图1a至图1d中使用相同的参考标号在图2a中也用于指示相同的特征。与图1a和图1d所示的非易失性存储器器件阵列100相反，图2a所示的非易失性存储器器件阵列200包括与第一浮置栅极112a和第二浮置栅极112b邻近的第二电容器的第一电极208。第一浮置栅极112a布置在第一有源区110a之上并且第二浮置栅极112b布置在第二有源区110b之上。第二电容器的第一电极208可以与第一浮置栅极112a和第二浮置栅极112b邻近地布置在隔离结构218之上并且位于第一有源区110a和第二有源区110b之间。位于第二电容器的第一电极208之上的接触228可以电耦合到输入端子。
[0032]
参考图2a，第二电容器的第二电极可以包括第一浮置栅极112a和第二浮置栅极112b。第一电容器168可以布置在第一浮置栅极112a或第二浮置栅极112b之上。第一电容器
168的面积可以大于第一浮置栅极112a或第二浮置栅极112b的面积。第一电容器168可以与第二电容器的第一电极208部分地重叠。第二电容器的第一电极208可以布置在第一浮置栅极112a的端部(例如，第二端部170b)和第二浮置栅极112b的端部(例如，第一端部170a)之间，从而不会导致非易失性存储器器件阵列200的横向尺寸增加。第二电容器可以允许对第一浮置栅极112a和第二浮置栅极112b的独立控制并导致耦合比增加，从而进一步降低电压要求来实现更有效的编程和擦除。
[0033]
图2b是根据本公开的实施例的沿图2a的剖面线d-d’截取的非易失性存储器器件阵列200的截面图。参考图2b，可以在第二电容器的第一电极208与邻近的第一浮置栅极112a或第二浮置栅极112b之间形成间隔物电介质210。间隔物电介质210可以形成在第二电容器的第一电极208的侧壁之上并且形成在邻近的第一浮置栅极112a或第二浮置栅极112b的侧壁之上。为简单起见，该截面图中未示出位于第一浮置栅极112a或第二浮置栅极112b之上的第一电容器168。
[0034]
图3至图6示出了根据本公开的一些实施例的图1a所示的非易失性存储器器件阵列100的制造工艺流程。图3是根据本公开的实施例的沿图1a的剖面线a-a’截取的部分完成的非易失性存储器器件阵列100的截面图。参考图3，可以提供半导体衬底180。可以在半导体衬底180中形成隔离结构118。隔离结构118的形成可以包括通过常规的光致抗蚀剂工艺以及随后的湿法或干法蚀刻工艺来在半导体衬底180中形成开口。光致抗蚀剂层可被沉积在半导体衬底180之上并且被图案化以形成合适的光致抗蚀剂图案。可以使用湿法蚀刻或干法蚀刻工艺来去除未被光致抗蚀剂图案覆盖的半导体衬底180的一部分，从而在半导体衬底180中形成开口。随后可以去除光致抗蚀剂层。可将例如二氧化硅的合适的绝缘材料层沉积到半导体衬底180中的开口中和半导体衬底180的顶表面之上。可以使用合适的平坦化工艺(例如，化学机械平坦化或cmp)来从半导体衬底180的顶表面去除二氧化硅层，留下位于半导体衬底的开口中的二氧化硅层，从而形成隔离结构118。与隔离结构118邻近的半导体衬底180可以被掺杂适当的p型掺杂物，例如硼(b)，掺杂浓度约为10
15
至10
18
cm-3
，以形成p阱，从而提供第一有源区110a和第二有源区110b。隔离结构118围绕第一有源区110a和第二有源区110b，从而限定第一有源区110a和第二有源区110b的面积。
[0035]
图4是根据本公开的实施例的沿图1a的剖面线a-a’截取的在形成电介质层102、第一浮置栅极112a、第二浮置栅极112b和间隔物电介质210之后的部分完成的非易失性存储器器件阵列100的截面图。参考图4，电介质层102的形成可以包括在第一有源区110a之上、在第二有源区110b之上和在隔离结构118之上沉积合适的电介质材料层，例如，二氧化硅(sio2)或二氧化铪(hfo2)。可以在二氧化硅层之上沉积多晶硅层。多晶硅层可以被掺杂磷(p)、砷(as)或锑(sb)以形成n 型掺杂的多晶硅。掺杂的多晶硅和二氧化硅层可通过常规的光致抗蚀剂工艺以及湿法或干法蚀刻工艺而被图案化，从而在第一有源区110a之上形成第一浮置栅极112a、在第二有源区110b之上形成第二浮置栅极112b、在第一浮置栅极112a与第一有源区110a之间以及在第二浮置栅极112b与第二有源区110b之间形成电介质层102。尽管未示出，但是第一浮置栅极112a和第二浮置栅极112b的端部170a或170b形成在隔离结构118之上。间隔物电介质210可以形成在第一浮置栅极112a和第二浮置栅极112b的侧壁之上。间隔物电介质210的形成可以包括在第一浮置栅极112a和第二浮置栅极112b的侧壁之上和顶表面之上以及在第一有源区110a和第二有源区110b的顶表面之上沉积合适的电介
质材料层，例如，二氧化硅(sio2)或氮化硅(si3n4)。可以使用诸如各向异性蚀刻的合适工艺从第一浮置栅极112a和第二浮置栅极112b的顶表面以及第一有源区110a和第二有源区110b的顶表面去除部分二氧化硅层，留下位于第一浮置栅极112a和第二浮置栅极112b的侧壁之上的另一部分二氧化硅层，从而形成间隔物电介质210。术语“各向异性蚀刻”可以指本质上是定向的蚀刻工艺。
[0036]
图5是根据本公开的实施例的沿图1a的剖面线a-a’截取的在形成源极区106、漏极区108和衬底接触116之后的部分完成的非易失性存储器器件阵列100的截面图。参考图5，源极区106和漏极区108可以通过以下方式形成：用诸如磷(p)、砷(as)或锑(sb)合适的掺杂物来掺杂有源区110a和110b的上表面，以形成分别与第一浮置栅极112a和第二浮置栅极112b的第一侧邻近和与第一浮置栅极112a和第二浮置栅极112b的与第一侧相对的第二侧邻近的n 掺杂区。衬底接触116可以通过以下方式形成：用例如硼(b)或氟化硼(bf2)的合适的掺杂物来掺杂第一有源区110a或第二有源区110b的上表面以形成与隔离结构118邻近的p 掺杂区。
[0037]
图6是根据本公开的实施例的沿图1a的剖面线a-a’截取的在形成第一电容器168之后的非易失性存储器器件阵列100的截面图。参考图6，可以在源极106、漏极108以及第一浮置栅极112a和第二浮置栅极112b之上形成硅化物层152。在另一实施例中，源极106和漏极108可以被部分地硅化。硅化物层152的形成在本领域中是公知的，将不对其进一步详述。可以在第一有源区110a、第二有源区110b、第一浮置栅极112a、第二浮置栅极112b和隔离结构118之上形成层间电介质(ild)层156a。层间电介质层156a的形成可以包括通过诸如原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或任何其他合适的沉积工艺的合适的沉积工艺来沉积合适的绝缘电介质材料层，例如，二氧化硅(sio2)。接触柱138可以形成在层间电介质层156a中并位于第一浮置栅极112a和第二浮置栅极112b之上。接触柱138的形成可以包括通过常规的光致抗蚀剂工艺以及随后的湿法或干法蚀刻工艺来在层间电介质层156a中形成通孔开口。可通过ald、pvd、cvd或任何其他合适的沉积工艺来在通孔开口中且在层间电介质层156a的顶表面之上沉积合适的导电材料层，例如钨(w)或铜(cu)。可以使用例如化学机械平坦化(cmp)的合适的平坦化工艺来从层间电介质层156a的顶表面去除一部分钨层，留下位于通孔开口中的另一部分钨层，从而形成接触柱138。
[0038]
第一电容器168可以形成在接触柱138和层间电介质156a之上。第一电容器168的形成可包括通过ald、cvd、pvd或任何其他合适的沉积工艺在层间电介质层156a之上和接触柱138之上沉积合适的导电材料层，例如钽(ta)或氮化钛(tin)。可通过ald、cvd、pvd或任何其他合适的沉积工艺在第一钽层之上沉积合适的绝缘电介质材料层，例如氮化硅(si3n4)、氧化铪(hfo2)或氧化铝(al2o3)。可通过ald、cvd、pvd或任何其他合适的沉积工艺在氮化硅层之上沉积第二层合适的导电材料，例如钽(ta)或氮化钛(tin)。第一钽层、氮化硅层和第二钽层可通过常规的光致抗蚀剂工艺以及随后的湿法蚀刻或干法蚀刻而被图案化，以分别形成第一电容器168的第一电极126、电介质层132和第二电极128。层间电介质层156b可以形成在第一电容器168之上和层间电介质层156a之上，并且接触柱150可以形成在第一电容器168的第二电极128之上以用于连接到外部输入端子。尽管未示出，但是可以在源极106、漏极108或衬底接触116之上形成接触柱以提供到外部输入端子的电耦合。
[0039]
图7至图10示出了根据本公开的其他实施例的图2a所示的非易失性存储器器件阵
列200的制造工艺流程。图7是根据本公开的实施例的沿图2a的剖面线e-e’截取的部分完成的非易失性存储器器件阵列200的截面图。参考图7，可以提供半导体衬底180。可以在半导体衬底180中形成隔离结构218。第一有源区110a和第二有源区110b可以与隔离结构218邻近地形成。隔离结构218、第一有源区110a和第二有源区110b的形成分别类似于图3所示的隔离结构118、第一有源区110a和第二有源区110b的形成。
[0040]
图8是根据本公开的实施例的沿图2a的剖面线e-e’截取的在形成电介质层102、第一浮置栅极112a、第二浮置栅极112b、第二电容器的第一电极208和间隔物电介质210之后的部分完成的非易失性存储器器件阵列200的截面图。电介质层102的形成可以包括在第一有源区110a之上、第二有源区110b之上、以及在隔离结构218之上沉积合适的电介质材料层，例如二氧化硅。可以在二氧化硅层之上沉积多晶硅层，然后用合适的n型掺杂物(例如，磷)掺杂该多晶硅层。掺杂的多晶硅层和二氧化硅层可通过常规的光致抗蚀剂工艺以及随后的湿法蚀刻和干法蚀刻而被图案化，以分别形成第一浮置栅极112a、第二浮置栅极112b、位于第一浮置栅极112a与第二浮置栅极112b之间的第一电容器的第一电极208、以及电介质层102。第一浮置栅极112a、第二浮置栅极112b以及位于第一浮置栅极112a与第二浮置栅极112b之间的第二电容器的第一电极208的形成可通过相同的工艺以及通过相同的掺杂的多晶硅层来完成。
[0041]
间隔物电介质210可以形成在第一浮置栅极112a、第二浮置栅极112b和第二电容器的第一电极208的侧壁之上。间隔物电介质层210的形成可以包括在第一浮置栅极112a、第二电容器的第一电极208、第二浮置栅极112b、第一有源区110a和第二有源区110b之上沉积合适的电介质层，例如二氧化硅。可以使用各向异性蚀刻工艺从第一浮置栅极112a、第二电容器的第一电极208、第二浮置栅极112b、第一有源区110a和第二有源区110b的顶表面去除二氧化硅层，留下位于第一浮置栅极112a、第二电容器的第一电极208和第二浮置栅极112b的侧壁之上的二氧化硅层，从而形成间隔物电介质210。
[0042]
图9是根据本公开的实施例的沿图2a的剖面线e-e’截取的在形成源极106和衬底接触116之后的部分完成的非易失性存储器器件阵列200的截面图。源极106的形成可以包括用合适的掺杂物(例如，磷)掺杂与第一浮置栅极112a和第二浮置栅极112b的侧区邻近的第一有源区110a和第二有源区110b的上表面，以形成n 区域。尽管未示出，但是可以邻近第一浮置栅极112a的一侧和第二浮置栅极112b的与源极106相反的一侧形成漏极108。衬底接触116的形成类似于图6所示的衬底接触116的形成。
[0043]
图10是根据本公开的实施例的沿图2a的剖面线e-e’截取的在形成层间电介质层156、接触柱138、第一电容器168和接触柱150之后的非易失性存储器器件阵列200的截面图。参考图10，可以在第一有源区110a之上、在第一浮置栅极112a之上、在第二电容器的第一电极208之上、在第二浮置栅极112b之上、以及在第二有源区110b之上形成层间电介质层156a。接触柱138可以形成在层间电介质层156a中、形成在第一浮置栅极112a之上、以及形成在第二浮置栅极112b之上。接触柱138的形成可以包括在层间电介质层156a中、在第一浮置栅极112a之上、以及在第二浮置栅极112b之上形成开口，随后将例如钨的合适的金属沉积到开口中，从而形成接触柱138。可以在接触柱138之上、以及在层间电介质层156a之上形成第一电容器168。第一电容器168通过接触柱138被电耦合到第一浮置栅极112a和第二浮置栅极112b。第一电容器168的形成类似于图6所示的第一电容器168的形成。第一电容器
168可通过层间电介质层156a与第二电容器的第一电极208分隔开。可以在第一电容器168之上以及在层间电介质层156a之上形成层间电介质层156b。接触柱150可以形成在第一电容器168之上以提供第一电容器168到外部输入端子之间的电耦合。尽管未示出，但是接触柱可以形成在第二电容器的第一电极208之上、形成在源极106之上、以及形成在衬底接触116之上以用于连接到外部输入端子。
[0044]
说明书和权利要求中的术语“第一”、“第二”、“第三”等(如果有)用于在相似的元件之间进行区分，而并不一定用于描述特定的次序或时间顺序。应当理解，如此使用的术语在适当的情况下是可互换的，以使得本文描述的器件的实施例例如能够以除了本文示出或本文以其他方式描述的顺序之外的顺序来进行操作。说明书和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等(如果有)仅用于描述的目的，而不一定用于描述永久性相对的位置。应当理解，如此使用的术语在适当的情况下是可互换的，以使得本文描述的器件的实施例例如能够以除了本文示出或本文以其他方式描述的取向之外的取向来进行操作。类似地，如果本文描述的方法包括一系列步骤，则本文中呈现的这些步骤的顺序不一定是可以执行这些步骤的唯一顺序，某些所述步骤可以被省略和/或本文中未描述的某些其他步骤可能会添加到该方法中。此外，术语“包括”、“包含”、“具有”及其任何变体旨在涵盖非排他性的包含内容，以使得包括一系列元素的过程、方法、物品或器件不一定限于这些元素，而是可以包括未明确列出的或这些过程、方法、物品或器件所固有的其他元素。
[0045]
尽管上面对器件的详细描述中已经呈现了若干示例性实施例，但是应当理解，存在许多变型。应当进一步理解，实施例仅是示例，并非旨在以任何方式限制器件的范围、适用性、尺寸或配置。而是，上面的详细描述将为本领域技术人员提供实现器件的示例性实施例的便利指南，将理解，在不偏离所附权利要求中列出的本公开范围的情况下，可以对示例性实施例中描述的元件的功能和布置及其制造方法进行各种改变。