在三维交叉点存储器架构中浮置用于取消选定地址线的解码器的设备、系统和方法与流程

1.本公开一般地涉及计算机开发领域，并且更具体地，涉及用于三维交 叉点(3d交叉点)存储器阵列架构的开关电路。


背景技术：

2.存储设备可以包括非易失性存储器，例如多堆叠体3d交叉点存储器单 元或阵列。解码器(其通常是存储器设备开关电路的一部分)一般地用于 选择或取消选择3d交叉点架构中的给定存储器阵列的字线或位线。解码器 可以包括多个开关(例如，取决于存储器阵列的大小，从数百到数千个开 关)。
3.选择地址线(例如，字线(wl)或字线(bl))的过程通常需要大量 能耗以开关晶体管，以实施选择，其中，开关晶体管的功率是两个给定节 点之间的电容乘以两个节点之间的电压差的平方(或cv2)的函数。例如， 在多个晶体管需要它们的栅极偏置从空闲偏置改变以导致在解码器寻址操 作中取消选择连接到其的地址线，并且因此允许选择给定地址线的情况下， 可能发生解码器寻址中的这种高能耗。
附图说明
4.图1是根据一些实施例的计算机系统的部件的框图的示意图。
5.图2是根据某些实施例的存储器分区的示意图。
6.图3是根据某些实施例的存储器阵列的示意图。
7.图4是用于3d交叉点存储器架构中的地址线的解码器电路的一部分的 示意图。
8.图5a是图4的解码器电路的部分的示意图，其示出了根据现有技术偏 置以将地址线偏置到正电压的解码器电路的节点。
9.图5b是图4的解码器电路的部分的示意图，其示出了根据现有技术偏 置以将地址线偏置到负电压的解码器电路的节点。
10.图5c是图4的解码器电路的部分的示意图，其示出了根据现有技术偏 置以将所有地址线偏置到vss以实现用于解码器电路的空闲状态的解码器 电路的节点。
11.图6a是图4的解码器电路的部分的示意图，其示出了根据一些实施例 偏置以将选定地址线偏置到正电压的解码器电路的节点。
12.图6b是图4的解码器电路的部分的示意图，其示出了根据一些实施例 偏置以将选定地址线偏置到负电压的解码器电路的节点。
13.图6c是图4的解码器电路的部分的示意图，其示出了根据一些实施例 偏置以将所有地址线偏置到vss以实现用于解码器电路的空闲状态的解码 器电路的节点。
14.图6d是图4的解码器电路的部分的示意图，其示出了根据一些实施例 偏置以将解码器电路刷新到正刷新状态的解码器电路的节点。
15.图6e是图4的解码器电路的部分的示意图，其示出了根据一些实施例 偏置以将解
码器电路刷新到负刷新状态的解码器电路的节点。
16.图7示出了根据某些实施例的用于记录用于存储器调试操作的命令和 相关联的地址的示例性过程。
17.在各个附图中，类似的附图标记和名称指示类似的元件。
具体实施方式
18.尽管附图描绘了特定计算机系统，但是各种实施例的概念适用于任何 合适的计算机系统。其中可以使用本公开的教导的系统的示例包括台式计 算机系统、服务器计算机系统、存储系统、手持设备、平板计算机、其他 薄笔记本、片上系统(soc)设备和嵌入式应用。手持设备的一些示例包 括蜂窝电话、数码相机、媒体播放器、个人数字助理(pda)和手持pc。 嵌入式应用可以包括微控制器、数字信号处理器(dsp)、soc、网络计算 机(netpc)、机顶盒、网络集线器、广域网(wan)交换机或者可以执行 下文教导的功能和操作的任何其他系统。本公开的各种实施例可以在任何 合适的计算环境中使用，例如个人计算设备、服务器、大型机、云计算服 务提供商基础设施、数据中心、通信服务提供商基础设施(例如，演进分 组核心的一个或多个部分)或者包括一个或多个计算设备的其他环境。
19.图1示出了根据一些实施例的计算机系统100的部件的框图。系统100 包括耦合到外部输入/输出(i/o)控制器104、存储设备106(例如，固态 驱动器(ssd))和系统存储器设备107的中央处理单元(cpu)102。在操 作期间，数据可以在存储设备106和/或系统存储器设备107与cpu 102之 间传递。在各种实施例中，涉及存储设备106或系统存储器设备107的特 定存储器存取操作(例如，读取操作和写入操作)可以由操作系统和/或由 处理器108执行的其他软件应用发出。在各种实施例中，存储设备106可 以包括存储设备控制器118和一个或多个存储器芯片116，每个存储器芯片 116包括任何合适数量的存储器分区122。
20.在各种实施例中，存储器分区122可以包括3d交叉点存储器阵列。在 一些实施例中，3d交叉点存储器阵列可以包括无晶体管(例如，至少相对 于存储器的数据存储元件)可堆叠交叉点架构，其中，存储器单元位于以 网格布置的行地址线与列地址线的相交处。
21.在读取操作期间，差分偏置(有时被称为分界电压(vdm))可以施加 在存储器单元的端子两端，并且存储器单元的状态可以基于存储器单元对 所施加的偏置的反应而被感测。例如，存储器单元可以进入到导通on状 态(逻辑一)中，或者保留在弱导通off状态(逻辑零)中。存储器单元 从被感测为逻辑一转变为被感测为逻辑零时所施加的电压可以被称为存储 器单元的阈值电压。因此，作为示例，在vdm高于存储器单元的阈值电压 时，存储器单元可以被感测为存储逻辑一，并且在vdm低于存储器单元的 阈值电压时，存储器单元可以被感测为存储逻辑零。
22.cpu 102包括处理器108，例如微处理器、嵌入式处理器、数字信号处 理器(dsp)、网络处理器、手持处理器、应用处理器、协处理器、soc或 执行代码(例如，软件指令)的其他设备。在所描绘的实施例中，处理器 108包括两个处理元件(所描绘的实施例中的核心114a和114b)，这两个 处理元件可以包括非对称处理元件或对称处理元件。然而，处理器可以包 括可以是对称或非对称的任何数量的处理元件。cpu 102在本文中可以被 称为主机计算设备(尽管主机计算设备可以是可操作以向存储设备106发 出存储器存取命令的任何合适的计算设备)。
23.处理元件是指支持软件线程的硬件或逻辑单元。硬件处理元件的示例 包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑 处理器、硬件线程、核心和/或能够保存用于处理器的状态(例如，执行状 态或架构状态)的任何其他元件。换句话说，在一个实施例中，处理元件 是指能够独立地与代码(例如，软件线程、操作系统、应用或其他代码) 相关联的任何硬件。物理处理器(或处理器插槽)通常是指集成电路，其 可以包括任何数量的其他处理元件，例如核心或硬件线程。
24.核心114(例如，114a或114b)可以指位于集成电路上的能够维持独 立架构状态的逻辑单元，其中，每个独立维持的架构状态与至少一些专用 执行资源相关联。硬件线程可以指位于集成电路上的能够维持独立架构状 态的任何逻辑单元，其中，独立维持的架构状态共享对执行资源的存取。 可以看出，在某些资源共享并且其他资源专用于架构状态时，硬件线程与 核心的命名之间的界线重叠。然而，通常，核心和硬件线程被操作系统视 为单独的逻辑处理器，其中，操作系统能够单独地调度每个逻辑处理器上 的操作。
25.处理元件还可以包括一个或多个算术逻辑单元(alu)、浮点单元 (fpu)、高速缓存、指令管线、中断处理硬件、寄存器或其他硬件以促进 处理元件的操作。
26.i/o控制器110是集成i/o控制器，集成i/o控制器包括用于在cpu 102 与i/o设备之间传输数据的逻辑单元，该逻辑单元可以指能够向电子系统 (例如，cpu 102)传递数据和/或从电子系统(例如，cpu 102)接收数据 的任何合适的逻辑单元。例如，i/o设备可以包括：音频/视频(a/v)设备 控制器，例如，图形加速器或音频控制器；数据存储设备控制器，例如， 闪存存储器设备、磁存储盘或光存储盘控制器；无线收发器；网络处理器； 网络接口控制器；或者用于另一输入设备(例如，监视器、打印机、鼠标、 键盘或扫描仪)的控制器；或者其他合适的设备。在特定实施例中，i/o设 备可以包括通过i/o控制器110耦合到cpu 102的存储设备106的存储设 备控制器118。
27.i/o设备可以使用任何合适的信令协议与cpu 102的i/o控制器110通 信，信令协议例如外围部件互连(pci)、pci高速(pcie)、通用串行总线 (usb)、串行连接scsi(sas)、串行ata(sata)、光纤通道(fc)、ieee 802.3、ieee 802.11或其他当前或未来的信令协议。在特定实施例中，i/o 控制器110和相关联的i/o设备可以根据逻辑设备接口规范来传输数据和命 令，逻辑设备接口规范例如非易失性存储器高速(nvme)(例如，如由在 www.nvmexpress.org/specifications/处可获得的规范中的一个或多个所描述 的)或高级主机控制器接口(ahci)(例如，如由在 http://www.intel.com/content/www/us/en/io/serial-ata/serial-ata-ahci-spec-rev1
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3-1.html处可获得的一个或多个ahci规范(例如，串行ata ahci:规范,rev. 1.3.1)所描述的)。在各种实施例中，耦合到i/o控制器110的i/o设备可 以位于芯片外(例如，不在cpu 102相同的芯片上)或者可以集成在与cpu 102相同的芯片上。
28.cpu存储器控制器112是集成存储器控制器，集成存储器控制器控制 去往和来自一个或多个系统存储器设备107的数据流。cpu存储器控制器 112可以包括可操作以从系统存储器设备107读取、向系统存储器设备107 写入、或从系统存储器设备107请求其他操作的逻辑单元。在各种实施例 中，cpu存储器控制器112可以从核心114和/或i/o控制器110接收写入 请求，并且可以将在这些请求中指定的数据提供给系统存储器设备107，以 用于存储在其中。cpu存储器控制器112还可以从系统存储器设备107读 取数据，并且将读取的数
据提供给i/o控制器110或核心114。在操作期间， cpu存储器控制器112可以发出包括系统存储器设备107的一个或多个地 址的命令，以便从存储器读取数据或向存储器写入数据(或执行其他操作)。 在一些实施例中，cpu存储器控制器112可以实施在与cpu 102相同的芯 片上，而在其他实施例中，cpu存储器控制器112可以实施在与cpu 102 不同的芯片上。i/o控制器110可以对一个或多个存储设备106执行类似的 操作。
29.cpu 102还可以通过外部i/o控制器104耦合到一个或多个其他i/o设 备。在特定实施例中，外部i/o控制器104可以将存储设备106耦合到cpu 102。外部i/o控制器104可以包括用于管理一个或多个cpu 102与i/o设 备之间的数据流的逻辑单元。在特定实施例中，外部i/o控制器104与cpu 102一起位于主板上。外部i/o控制器104可以使用点对点或其他接口与 cpu 102的部件交换信息。
30.系统存储器设备107可以存储任何合适的数据，例如，由处理器108 使用以提供计算机系统100的功能的数据。例如，与由核心114执行的程 序或存取的文件相关联的数据可以存储在系统存储器设备107中。因此， 系统存储器设备107可以包括存储由核心114执行或以其他方式使用的数 据和/或指令序列的系统存储器。在各种实施例中，系统存储器设备107可 以存储临时数据、即使在去除对系统存储器设备107的供电之后也维持其 状态的持久性数据(例如，用户的文件或指令序列)。系统存储器设备107 可以专用于特定cpu 102或可以与计算机系统100的其他设备(例如，一 个或多个其他处理器或其他设备)共享。
31.在各种实施例中，系统存储器设备107可以包括包括任何数量的存储 器分区的存储器、存储器设备控制器和其他支持逻辑单元(未示出)。存储 器分区可以包括非易失性存储器和/或易失性存储器。
32.非易失性存储器是不需要电力来维持由介质存储的数据的状态的存储 介质，因此即使到容纳存储器的设备的电力中断，非易失性存储器也可以 具有确定的状态。在各种实施例中，非易失性存储器可以是字节可寻址的 或块可寻址的。非易失性存储器的非限制性示例可以包括以下中的任一个 或组合：固态存储器(例如，平面或三维(3d)nand闪存存储器或nor 闪存存储器)、3d交叉点存储器、相变存储器或sxp存储器(例如，在存 储器单元中使用硫属化物玻璃相变材料的存储器)、铁电存储器、硅-氧化物
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氮化物-氧化物-硅(sonos)存储器、聚合物存储器(例如，铁电聚合物 存储器)、铁电晶体管随机存取存储器(fe-tram)双向存储器、反铁电存 储器、纳米线存储器、电可擦除可编程只读存储器(eeprom)、忆阻器、 单级或多级相变存储器(pcm)、自旋霍尔效应磁性ram(she-mram)、 以及自旋转移力矩磁性ram(sttram)、电阻存储器、并入忆阻器技术 的磁阻随机存取存储器(mram)存储器、包括金属氧化物基、氧空位基 的电阻存储器和导电桥随机存取存储器(cb-ram)、基于自旋电子磁性结 存储器的设备、基于磁性隧道结(mtj)的设备、基于dw(畴壁)和sot (自旋轨道转移)的设备、基于晶闸管的存储器设备、或者以上中的任一 个的组合、或其他存储器。
33.易失性存储器是需要电力来维持由介质存储的数据的状态的存储介质 (因此，易失性存储器是如果到容纳存储器的设备的电力中断则其状态(并 且因此存储在其上的数据)不确定的存储器)。动态易失性存储器需要刷新 存储在设备中的数据以维持状态。动态易失性存储器的一个示例包括 dram(动态随机存取存储器)或一些变体，例如，同步dram(sdram)。 本文描述的存储器子系统可以与多种存储器技术兼容，例如ddr3(双倍数 据速
率版本3，由jedec(联合电子设备工程委员会)于2007年6月27 日的原始发布，目前处于发布21)、ddr4(ddr版本4，由jedec于2012 年9月公布的jesd79-4初始规范)、ddr4e(ddr版本4，当前由jedec 讨论的扩展版)、lpddr3(低功率ddr版本3，jesd209-3b，由jedec 于2013年8月公布)、lpddr4(低功率双倍数据速率(lpddr)版本4， jesd209-4，由jedec于2014年8月原始公布)、wio2(宽i/o 2(wideio2)， jesd229-2，由jedec于2014年8月原始公布)、hbm(高带宽存储器 dram，jesd235，由jedec于2013年10月原始公布)、ddr5(ddr版 本5，当前由jedec讨论中)、lpddr5(由jedec于2020年1月原始公 布)、hbm2(hbm版本2，由jedec于2020年1月原始公布)、或其他 存储器技术或存储器技术的组合、以及基于这些规范的衍生或扩展的技术。
34.存储设备106可以存储任何合适的数据，例如，由处理器108使用以 提供计算机系统100的功能的数据。例如，与由核心114a和114b执行的 程序或存取的文件相关联的数据可以存储在存储设备106中。存储设备106 可以存储由核心114a和114b执行或以其他方式使用的数据和/或指令序 列。在各种实施例中，存储设备106可以存储即使在去除对存储设备106 的供电之后也维持其状态的持久性数据(例如，用户的文件或软件应用代 码)。存储设备106可以专用于cpu 102或者可以与计算机系统100的其他 设备(例如，另一cpu或其他设备)共享。
35.在所描绘的实施例中，存储设备106包括存储设备控制器118和四个 存储器芯片116，每个存储器芯片116包括可操作以存储数据的四个存储器 分区122，然而，存储设备可以包括任何合适数量的存储器芯片，每个存储 器芯片具有任何合适数量的存储器分区。存储器分区122包括可操作以存 储数据的多个存储器单元。存储器分区122的单元可以以任何合适的方式 布置，例如，以行(例如，字线)和列(例如，位线)、三维结构、扇区或 以其他方式布置。在各种实施例中，单元可以在逻辑上被分组为库、块、 子块、字线、页、帧、字节、切片或者其他合适的群组。在各种实施例中， 存储器分区122可以包括上文列出的易失性或非易失性存储器中的任何存 储器或者其他合适的存储器。在特定实施例中，每个存储器分区122包括 一个或多个3d交叉点存储器阵列。结合以下附图更详细地描述3d交叉点 阵列。
36.在各种实施例中，存储设备106可以包括固态驱动器；存储器卡；通 用串行总线(usb)驱动器；非易失性双列直插式存储器模块(nvdimm)； 集成在诸如智能电话、相机或媒体播放器的设备内的储存器；或其他合适 的大容量存储设备。
37.在特定实施例中，一个或多个存储器芯片116被包含在半导体封装中。 在各种实施例中，半导体封装可以包括外壳，外壳包括一个或多个半导体 芯片(也被称为管芯)。封装还可以包括用于连接到外部电路的接触引脚或 引线。在各种实施例中，存储器芯片可以包括一个或多个存储器分区122。
38.因此，在一些实施例中，存储设备106可以包括封装，封装包括多个 芯片，每个芯片包括一个或多个存储器分区122。然而，存储设备106可以 包括任何合适的物理布置中的一个或多个存储器分区和相关联的逻辑单元 的任何合适的布置。例如，存储器分区122可以被包含在一种或多种不同 的物理介质中，例如，电路板、半导体封装、半导体芯片、磁盘驱动器、 其他介质或其任何组合。
39.系统存储器设备107和存储设备106可以包括任何合适类型的存储器， 并且在各
实施例中不限于特定速度、技术或存储器的形状因子。例如，存 储设备106可以是磁盘驱动器(例如，固态驱动器)、闪存驱动器、与计算 设备集成的存储器(例如，集成在计算设备的电路板上的存储器)、可以插 入在存储器插槽中的存储器模块(例如，双列直插式存储器模块)或其他 类型的存储设备。类似地，系统存储器107可以具有任何合适的形状因子。 此外，计算机系统100可以包括多种不同类型的存储设备。
40.系统存储器设备107或存储设备106可以包括任何合适的接口，以使 用任何合适的通信协议与cpu存储器控制器112或i/o控制器110通信， 通信协议例如基于ddr的协议、pci、pcie、usb、sas、sata、fc、系 统管理总线(smbus)或者其他合适的协议。系统存储器设备107或存储 设备106还可以包括通信接口，以根据任何合适的逻辑设备接口规范(例 如，nvme、ahci或其他合适的规范)与cpu存储器控制器112或i/o控 制器110通信。在特定实施例中，系统存储器设备107或存储设备106可 以包括多个通信接口，每个通信接口使用单独的协议与cpu存储器控制器 112和/或i/o控制器110通信。
41.存储设备控制器118可以包括逻辑单元，以从cpu 102接收请求(例 如，经由与cpu存储器控制器112或i/o控制器110通信的接口)，使得相 对于存储器芯片116实行该请求，并且将与该请求相关联的数据提供给cpu 102(例如，经由cpu存储器控制器112或i/o控制器110)。存储设备控 制器118还可以可操作以经由错误校正码(ecc引擎)来检测和/或校正在 存储器操作期间遇到的错误。在实施例中，控制器118还例如经由损耗均 衡引擎跟踪特定单元(或单元的逻辑分组)已被写入的次数，以便执行损 耗均衡，检测单元何时接近它们可以被可靠地写入的估计次数，和/或基于 单元已被写入的次数来调整读取操作。在执行损耗均衡时，存储设备控制 器118可以在存储器芯片116的单元之间均匀地展开写入操作，以尝试均 衡由每个单元执行的操作(例如，写入操作)的数量。在各种实施例中， 控制器118还可以监视存储设备106的各种特性，例如温度或电压，并且 将相关联的统计报告给cpu 102。存储设备控制器118可以实施在与存储 器芯片116相同的电路板或设备上，或者实施在不同的电路板或设备上。 例如，在一些环境中，存储设备控制器118可以是集中式存储控制器，集 中式存储控制器管理用于计算机系统100的多个不同存储设备106的存储 器操作。
42.在各种实施例中，存储设备106还包括程序控制逻辑单元124，程序控 制逻辑单元124可操作以控制在向存储器芯片116写入数据或从存储器芯 片116读取数据时执行的编程序列。在各种实施例中，程序控制逻辑单元 124可以提供在数据的编程和/或读取期间施加到存储器单元的各种电压 (或指示应当提供哪些电压的信息)，执行错误校正，并且执行其他合适的 功能。
43.在各种实施例中，程序控制逻辑单元124可以集成在与存储设备控制 器118相同的芯片上或不同的芯片上。在所描绘的实施例中，程序控制逻 辑单元124被示出为存储设备控制器118的一部分，尽管在各种实施例中， 程序控制逻辑单元124的全部或部分可以与存储设备控制器118分离并且 可通信地耦合到存储设备控制器118。例如，本文描述的程序控制逻辑单元 124的全部或部分可以位于存储器芯片116上。在各种实施例中，本文对“控 制器”的引用可以指任何合适的控制逻辑单元，例如存储设备控制器118、 芯片控制器126或分区控制器。在一些实施例中，对控制器的引用可以设 想分布在多个部件上的逻辑单元，例如，存储设备控制器118、芯片控制器 126和/或分区控制器的逻辑单元。
44.在各种实施例中，存储设备控制器118可以从主机设备(例如，cpu 102)接收命令，确定用于该命令的目标存储器芯片，并且将该命令传输到 目标存储器芯片的芯片控制器126。在一些实施例中，存储设备控制器118 可以在将命令发送到芯片控制器126之前修改该命令。
45.在各种实施例中，存储设备控制器118可以将命令发送到存储器芯片 116，以执行主机发起的读取操作以及设备发起的读取操作。可以响应于从 耦合到存储设备106的主机(例如，cpu 102)接收到读取命令而执行主机 发起的读取操作。设备发起的读取操作可以是响应于由存储设备106生成 的设备发起的读取命令而执行的读取操作，其与从主机接收读取命令无关。 在各种实施例中，存储设备控制器118可以是生成设备发起的读取命令的 部件。存储设备106可以出于任何合适的原因发起设备发起的读取命令。 例如，在存储设备加电时，存储设备106可以发起多个读取命令和写回命 令，以重新初始化存储设备106的数据(例如，以考虑在存储设备106或 其部分断电或在长时间处于空闲时发生的任何漂移)。
46.芯片控制器126可以从存储设备控制器118接收命令，并且确定用于 该命令的目标存储器分区122。然后，芯片控制器126可以将该命令发送到 所确定的存储器分区122的控制器。在各种实施例中，芯片控制器126可 以在将命令发送到分区122的控制器之前修改该命令。
47.在一些实施例中，系统100的所有或一些元件驻留在(或耦合到)相 同的电路板上(例如，主板)。在各种实施例中，可以存在元件之间的任何 合适的分区。例如，cpu 102中所描绘的元件可以位于单个管芯(例如， 片上)或封装上，或者cpu 102的任何元件可以位于片外或封装外。类似 地，存储设备106中所描绘的元件可以位于单个芯片上或多个芯片上。在 各种实施例中，存储设备106和计算主机(例如，cpu 102)可以位于相同 的电路板上或相同的设备上，并且在其他实施例中，存储设备106和计算 主机可以位于不同的电路板或设备上。
48.系统100的部件可以以任何合适的方式耦合在一起。例如，总线可以 将任何部件耦合在一起。总线可以包括任何已知的互连，例如，多点总线、 网状互连、环形互连、点对点互连、串行互连、并行总线、一致(例如， 高速缓存一致)总线、分层协议架构、差分总线和射电收发器逻辑(gtl) 总线。在各种实施例中，集成i/o子系统包括系统100的各种部件之间的点 对点多路复用逻辑单元，系统100的各种部件例如核心114、一个或多个 cpu存储器控制器112、i/o控制器110、集成i/o设备、直接存储器存取 (dma)逻辑单元(未示出)等。在各种实施例中，计算机系统100的部 件可以通过一个或多个网络耦合在一起，一个或多个网络包括任何数量的 中间网络节点，例如路由器、交换机或其他计算设备。例如，计算主机(例 如，cpu 102)和存储设备106可以通过网络可通信地耦合。
49.尽管未描绘，但是系统100可以使用电池和/或电源出口连接器以及相 关联的系统来接收电力，使用显示器来输出由cpu 102提供的数据，或者 使用网络接口来允许cpu 102通过网络进行通信。在各种实施例中，电池、 电源出口连接器、显示器和/或网络接口可以通信地耦合到cpu 102。可以 使用其他电源，例如，可再生能源(例如，太阳能或基于运动的电力)。
50.存储设备sram 130和芯片sram 128均适于分别执行存储设备106 和存储器芯片116的内部固件或软件。例如，在例如从主机或cpu 102发 出执行逻辑的命令时，将由程序
控制逻辑单元124实施的逻辑可以从存储 该逻辑的存储器移动到sram 130(例如，nvm—未示出)，使得该逻辑可 以由存储设备控制器118执行，存储设备控制器118将通过相关联的sram 128存取逻辑指令。类似地，在例如从主机或cpu 102发出执行逻辑的命 令时，将由芯片控制器126实施的逻辑可以从存储该逻辑的存储器移动到 相关联的sram 128(例如，nvm—未示出)，使得该逻辑可以由相关联的 芯片控制器126执行，芯片控制器126将通过相关联的sram 128存取逻 辑指令。
51.图2示出了根据某些实施例的图1的存储器分区122的详细示例性视 图。在一个实施例中，存储器分区122可以包括3d交叉点存储器，其可以 包括相变存储器或其他合适的存储器类型。在特定实施例中，相变存储器 可以将硫属化物材料用于存储器元件。存储器元件是实际存储信息的存储 器单元的单位。在操作中，相变存储器可以通过在非晶相与晶相之间改变 存储器元件的相而将信息存储在存储器元件上。存储器元件的材料(例如， 硫属化物材料)可以表现为晶相或非晶相，从而表现为低电导率或高电导 率。一般地，非晶相具有低电导率(高阻抗)，并且与复位状态(逻辑零) 相关联，并且晶相具有高电导率(低阻抗)，并且与置位状态(逻辑一)相 关联。存储器元件可以包括在存储器单元207(例如，相变存储器单元)中， 存储器单元207还包括选择器，例如，耦合到存储器元件的选择设备。选 择设备被配置为促进将多个存储器元件组合为阵列。
52.在一些实施例中，3d交叉点存储器阵列206可以包括无晶体管(例如， 至少相对于存储器的数据存储元件)可堆叠交叉点架构，其中，存储器单 元207位于以网格布置的行地址线与列地址线的相交处。分别被称为字线 (wl)和位线(bl)的行地址线215和列地址线217在网格的形成中交叉， 并且每个存储器单元207耦合在wl与bl之间，其中wl与bl交叉(例 如，在交叉点处)。在交叉点处，wl和bl可以位于不同的垂直平面处， 使得wl跨越bl，但不物理地接触bl。如上文所述，该架构可以是可堆 叠的，使得字线可以跨越位于该字线之下的位线以及位于该字线上方的用 于另一存储器单元的另一位线。应当注意，行和列是用于提供交叉点存储 器中wl和bl的布置的定性描述的方便术语。在各种实施例中，3d交叉 点存储器阵列的单元可以是单独可寻址的。在一些实施例中，位存储可以 基于3d交叉点存储器单元的体电阻的改变。在各种实施例中，3d交叉点 存储器可以包括由英特尔公司和/或美光技术股份有限公司公司制造的3d xpoint存储器的特性中的任何特性。
53.在编程操作(例如，写入操作)期间，可以通过将第一偏置电压施加 到wl并且将第二偏置电压施加到bl而导致存储器单元两端的差分偏置电 压，来改变存储器元件的相，该差分偏置电压可以使电流在存储器元件中 流动。可以维持存储器单元两端的差分偏置电压一定时间周期，该时间周 期足以使存储器元件“骤回(snap back)”，并且使存储器元件从非晶态转 变为晶态，或从晶态转变为非晶态(例如，经由施加由电流产生的热)。骤 回是复合存储器元件的性质，其导致电导率的突然改变以及存储器元件两 端的电压的相关联的突然改变。
54.在读取操作中，经由将第一偏置电压施加到选定wl并且将第二偏置 电压施加到选定bl来选择目标存储器单元，该第一偏置电压和该第二偏置 电压在目标存储器单元处交叉一定时间间隔。存储器元件两端的所得的差 分偏置电压(分界读取电压(vdm))被配置为大于用于存储器元件的最大 置位电压并且小于用于存储器元件的最小复位电压。选定wl和选定bl 的选择以及第一偏置电压和第二偏置电压的施加可以由开关电路(例如， wl
开关电路220和bl开关电路240)中的解码器实施。响应于vdm的 施加，目标存储器元件可以骤回或可以不骤回，这取决于存储器元件是处 于晶态(置位)还是处于非晶态(复位)。耦合到存储器元件的感测电路被 配置为在感测时间间隔中检测骤回的存在或不存在。然后，骤回的存在可 以被解释为逻辑一，并且骤回的不存在可以被解释为逻辑零。
55.存储器单元从被感测为逻辑一(例如，由于存储器单元骤回)转变为 被感测为逻辑零(例如，由于存储器单元未骤回)的差分偏置可以被称为 阈值电压(有时被称为骤回电压)。因此，在vdm高于存储器单元的阈值 电压时，存储器单元可以被感测为存储逻辑一，并且在vdm低于存储器单 元的阈值电压时，存储器单元可以被感测为存储逻辑零。
56.在一些实施例中，施加的偏置(例如，读取脉冲的vdm)可以足够高 以仅接通处于晶态的3d交叉点单元，处于晶态的3d交叉点单元可以具有 比处于非晶态的3d交叉点单元低的阈值电压。在一些实施例中，vdm可 以通过负调节节点和/或正调节节点来供应。例如，3d交叉点单元的位线电 极可以是正调节节点，并且耦合到该单元的字线电极可以供应用于vdm的 偏置。
57.对于写入操作或读取操作，许多单元(例如，数千个单元)中的一个 存储器单元207a可以被选择作为用于读取或写入操作的目标单元，该单元 处于bl 217a与wl 215a的交叉区段处。除了单元207a之外的耦合到bl 217a的所有单元和耦合到wl 215a的所有单元可以仍然接收vdm的一部 分(例如，vdm的大约1/2)，其中，仅单元207a接收到全部vdm。
58.在图2的实施例中，存储器分区122包括存储器分区控制器210、字线 控制逻辑单元214、位线控制逻辑单元216和存储器阵列206。主机设备(例 如，cpu 102)可以将包括(一个或多个)存储器地址和/或相关联的数据 的读取和/或写入命令提供给存储器分区122(例如，经由存储设备控制器 118和芯片控制器126)，并且可以从存储器分区122接收读取数据(例如， 经由芯片控制器126和存储设备控制器118)。类似地，存储设备控制器118 可以将包括存储器地址的主机发起的读取和写入命令或设备发起的读取和 写入命令提供给存储器分区122(例如，经由芯片控制器126)。存储器分 区控制器210(与字线控制逻辑单元214和位线控制逻辑单元216结合)被 配置为执行存储器存取操作，例如，读取一个或多个目标存储器单元和/或 写入到一个或多个目标存储器单元。
59.存储器阵列206对应于3d交叉点存储器(例如，其可以包括相变存储 器单元或其他合适的存储器单元)的至少一部分，并且包括多条字线215、 多条位线217以及多个存储器单元(例如，存储器单元207)。每个存储器 单元在字线(“wl”)与位线(“bl”)的交叉点处耦合在wl与bl之间。 每个存储器单元包括被配置为存储信息的存储器元件，并且可以包括耦合 到存储器元件的存储器单元选择设备(例如，选择器)。选择设备可以包括 双向阈值开关、二极管、双极结型晶体管、场效应晶体管等。存储器阵列 206可以被配置为存储二进制数据，并且可以被写入(例如，编程)或者从 其读取。
60.存储器分区控制器210可以管理与芯片控制器126和/或存储设备控制 器118的通信。在特定实施例中，存储器分区控制器210可以分析从另一 控制器接收的一个或多个信号，以确定经由总线发送的命令是否要由存储 器分区122消耗。例如，控制器210可以分析命令的地址和/或使能信号线 上的值，以确定命令是否应用于存储器分区122。控制器210可以被配置为 标识与接收的存储器地址相关联的一条或多条目标wl和/或bl(该存储器 地址可以是与标识存储器分区122的存储器分区地址分离的地址，尽管在 一些实施例中，
命令的地址字段的一部分可以标识存储器分区，而该地址 字段的另一部分可以标识一条或多条wl和/或bl)。存储器分区控制器210 可以被配置为至少部分地基于包括在接收的命令中的wl和/或bl标识符 来管理wl控制逻辑单元214和bl控制逻辑单元216的操作。存储器分区 控制器210可以包括存储器分区控制器电路211和存储器控制器接口213。 存储器控制器接口213尽管在图2中被示出为单个块，但是可以包括多个 接口，例如，用于wl控制逻辑单元214和bl控制逻辑单元216中的每一 个的单独接口。
61.wl控制逻辑单元214包括wl开关电路220和感测电路222。wl控 制逻辑单元214被配置为从存储器分区控制器210接收(一个或多个)目 标wl地址，并且选择一条或多条wl以用于读取和/或写入操作。例如， wl控制逻辑单元214可以被配置为通过将wl选择偏置电压耦合到目标 wl来选择该目标wl。wl控制逻辑单元214可以被配置为通过将目标 wl与wl选择偏置电压解耦和/或通过将wl取消选择偏置电压耦合到wl 来取消选择该wl。wl控制逻辑单元214可以耦合到包括在存储器阵列206 中的多条wl 215。每条wl可以耦合到对应于多条bl 217的多个存储器 单元。wl开关电路220可以包括多个开关，每个开关被配置为将相应的 wl(例如，wl 215a)耦合到wl选择偏置电压(或与之解耦)，以选择 相应的wl 215a。例如，wl开关电路220可以包括多个开关，每个开关 对应于特定wl。在一个实施例中，每个开关包括一对金属氧化物半导体场 效应晶体管(mosfet)，该对mosfet包括正型(p型)金属氧化物半导 体晶体管(pmos)和负型(n型)mos晶体管(nmos)。该对可以形成 互补mos电路(cmos)。
62.bl控制逻辑单元216包括bl开关电路224。在一些实施例中，bl控 制逻辑单元216还可以包括感测电路，例如，感测电路222。bl控制逻辑 单元216被配置为选择一条或多条bl以用于读取和/或写入操作。bl控制 逻辑单元216可以被配置为通过将bl选择偏置电压耦合到目标bl来选择 该目标bl。bl控制逻辑单元216可以被配置为通过将目标bl与bl选择 偏置电压解耦和/或通过将bl取消选择偏置电压耦合到bl来取消选择该bl。bl开关电路224与wl开关电路220类似，除了bl开关电路224被 配置为将bl选择偏置电压耦合到目标bl。
63.感测电路222被配置为例如在读取操作期间检测一个或多个被感测的 存储器单元207的状态(例如，经由在感测间隔期间骤回事件的存在或不 存在)。感测电路222被配置为将与读取操作的结果相关的逻辑电平输出提 供给例如存储器分区控制器210。例如，如果施加的vdm高于存储器单元 的阈值电压，则可以输出对应于逻辑一的逻辑电平，或者如果施加的vdm 低于存储器单元的阈值电压，则可以输出对应于逻辑零的逻辑电平。在特 定实施例中，如果检测到骤回，则可以输出逻辑一，并且如果未检测到骤 回，则可以输出逻辑零。
64.作为示例，响应于来自存储器分区控制器210的信号，wl控制逻辑单 元214和bl控制逻辑单元216可以被配置为通过将wl 215a耦合到wl 选择偏置电压并且将bl 217a耦合到bl选择偏置电压以及将其他wl和 bl耦合到相应的取消选择偏置电压来选择目标存储器单元(例如，存储器 单元207a)以用于读取操作。然后，感测电路222中的一个或两个可以被 配置为在感测间隔内监视wl 215a和/或bl 217a，以便确定存储器单元 207a的状态(例如，确定是否发生骤回事件)。例如，如果感测电路222 检测到骤回事件，则存储器单元207a可以处于置位状态，但是如果感测电 路222在感测间隔内未检测到骤回事件，则存储器207a可以处于复位状态。
65.因此，wl控制逻辑单元214和/或bl控制逻辑单元216可以被配置为 选择目标存储器单元以用于读取操作，发起读取操作，在感测间隔中感测 选定存储器单元(例如，对于骤回事件)，并且将感测的结果提供给例如存 储器分区控制器210。
66.在特定实施例中，感测电路222可以包括连接到wl电极或栅极的wl 负载以及连接到bl电极或栅极的bl负载。当在阵列中选择特定字线和位 线时，wl负载或wl电压与bl电压之间的差对应于读取vdm。vdm可 以在存储器单元207a中感应出电流(icell)。比较器(例如，感测放大器) 可以将icell与参考电流进行比较，以便根据存储器单元是置位单元还是复 位单元来读取逻辑状态一或者逻辑状态零。因此，可以选择参考电流，使 得目标存储器单元的电流低于在目标存储器单元的骤回之前的参考电流， 并且高于在目标存储器单元的骤回之后的参考电流。以这种方式，感测放 大器/比较器的输出可以指示目标存储器单元的状态。锁存器可以耦合到比 较器的输出，以存储读取操作的输出。
67.对于阵列的每个矩阵，可以提供多个感测放大器，其中，感测电路222 能够一次处理来自感测放大器的多达最大数量的感测位(例如，128位)。 因此，感测电路222的感测放大器可以一次感测128个存储器单元。
68.图3示出了根据某些实施例的图2的存储器阵列206的详细示例性视 图。在各种实施例中，存储器阵列206的多个存储器单元207可以被划分 为逻辑群组，例如，切片302(并且存储器阵列206可以包括多个切片)。 在所描绘的实施例中，切片302包括耦合到同一wl 215a的多个存储器单 元207，尽管切片302可以包括存储器单元的任何合适的布置。
69.在特定实施例中，切片可以包括有效载荷部分304和元数据部分306。 有效载荷部分304的存储器单元可以存储由主机(例如，cpu 102/104)写 入到存储设备106的数据。例如，主机可以发送指定要在特定逻辑地址处 写入到存储设备106的有效载荷数据的写入命令。写入命令的有效载荷可 以存储在一个或多个切片302的有效载荷部分304中(在各种实施例中， 有效载荷部分304可以足够大以保存来自主机的多个写入命令的有效载荷 数据)。在各种实施例中，切片的有效载荷部分的大小可以具有任何合适的 大小，例如1千字节(kib)、2kib、4kib、8kib或其他合适的大小。
70.切片302的元数据部分306的存储器单元可以存储与存储在切片302 的有效载荷部分304中的有效载荷数据或切片本身相关联的元数据。元数 据部分306可以存储与有效载荷数据或切片相关联的任何合适的元数据。 例如，元数据部分306可以存储在错误检测和错误校正期间例如由存储设 备控制器118使用的奇偶校验位和/或循环冗余校验(crc)位。在替代实 施例中，可以在存储设备106上的任何合适的级别处执行错误检测和/或校 正，例如，由芯片控制器126或分区控制器执行。
71.现在参考图4-图6，图4-图6分别示出了解码器部分400，其中，解码 器部分可以是图2的开关电路220或240的解码器的一部分。
72.现在参考图4，其示出了解码器电路(或解码器)架构的一部分400， 部分400包括两对相同的开关402，即，开关402a和402b，其中，当需要 时，本文所示的附图中的开关402a用于选定地址线(wl或bl)，并且402b 用于取消选定地址线(还是wl或bl)。在各种实施例中(尽管未示出)， 实际上针对特定类型的(即，wl类型或bl类型)所有地址线重复附加的 开关402，使得存在用于给定存储器阵列中的每条地址线(wl或bl)的 开关。
73.根据一些实施例，双极型解码器(在图4中并且在后续附图中示出了 其部分400)
可以仅用于wl，或仅用于bl。因此，开关电路220(wl开 关电路)和开关电路224(bl开关电路)可以均包括专用解码器电路(例 如，一个用于wl开关电路220，并且一个用于bl开关电路224)，专用解 码器电路分别在所有wl(用于wl开关电路220)和所有bl(用于bl 开关电路240)上操作。因此，在本说明书中，在本文的解码器电路的描述 的上下文中对给定解码器或给定解码器部分的地址线或lbwl的引用可以指 针对正在描述的给定解码器仅包括wl的地址线或仅包括bl的地址线，并 且并非指针对正在描述的同一解码器的wl和bl两者。
74.仍然参考图4，每个开关包括pmos/nmos对，并且可以耦合到其地 址线(下文称为“lbwl”)，在一个实施例中，该地址线可以包括wl或bl， 例如在该对的pmos和nmos的公共漏极节点处的图2的wl 215或bl 217中的一者。pmos可以在其源极处连接到正电源gp，并且nmos可以 在其源极处连接到负电源gn。电源电压gp和gn可以耦合到开关中的多个 开关，并且因此对于给定地址线类型(wl或bl)在开关之间可以是共用 的。每个pmos和每个nmos可以在其栅极(下文称为“lsel”，其中，“lselp
”ꢀ
指pmos的栅极，并且“lseln”指nmos的栅极)处被偏置。接通pmos 将向lbwl供应正偏置，并且接通nmos将向lbwl供应负偏置。由于地址 线lbwl可以被正偏置或负偏置，因此解码器可以被称为双极型解码器或双 极型多路复用器，或者行多路复用器或“rowmux”，其中lbwl对应于 wl，或者列多路复用器或“colmux”，其中lbwl对应于bl。
75.本文中用于修饰术语电压的术语正和负可以指电压的相对量值和符 号。因此，这些术语可以但不必仅指电压的实际符号。如本文所用，在提 及正电压和对应的负电压时，正电压的值仅高于对应的负电压。例如，第 一正电压可以是 5伏，并且对应的第一负电压可以是-5伏。替代地，第二 正电压可以是 10伏，并且对应的第二负电压可以是0伏。作为又一替代， 第三正电压可以是 15伏，而对应的第三负电压可以是 5伏。
76.图4的解码器部分400包括包括四端子晶体管的开关，四端子晶体管 包括源极(分别连接到用于pmos和nmos的gp和gn)、漏极(包括耦合 到lbwl的公共漏极)、栅极(lselp和lseln)和体偏置(bb)。不管开关是处 于空闲状态(将在下文解释)、对选定地址线的正偏置、或对选定地址线的 负偏置，用于每个pmos的体偏置被偏置到vpp，并且用于每个nmos的 体偏置被偏置到vnn。
77.解码器电路(图4中示出了其一部分400)的节点(gp、lselp、lseln、 gn和因此的地址线lbwl)可以例如由存储器分区上的存储器控制器驱动到 各种偏置，存储器控制器例如图2的存储器分区122的存储器分区控制器 210，如上所述，存储器分区控制器210可以被配置为至少部分地基于包括 在接收的存储器操作命令中的wl和/或bl标识符来管理wl控制逻辑单 元214和bl控制逻辑单元216的操作。wl控制逻辑单元214和bl控制 逻辑单元216可以分别包括wl开关电路220和bl开关电路240，wl开 关电路220和bl开关电路240中的每一个可以包括解码器电路，在图4、 图5a-图5c和图6a-图6e中通过示例的方式描绘了该解码器电路的一部分 400。
78.仍然参考图4，为了选择地址线lbwl(下文称为“lbwls”，指选定wl 或选定bl)，相关联的开关用于接通pmos或nmos，以分别用于对lbwls 的正偏置和负偏置。将lbwls切换到正偏置可以涉及例如在所有开关402b 中将相关联的nmos栅极lseln偏置到与其空闲状态下不同的值，并且将 lbwls切换到负偏置可以涉及将相关联的pmos栅极lselp偏置到与其空闲 状态下不同的值。
79.因此，存储器解码器开关内的mosfet的接通或关断通常通过从一个 或多个节点处的空闲偏置开始，改变用于该开关的一个或多个节点偏置而 发生。除了如上文所述选择用于存储器单元操作的偏置的地址线之外，用 于取消选定地址线lbwl(下文称为“lbwld”)的剩余开关中的每一个可以具 有相对于该栅极的空闲偏置而改变的其mos晶体管栅极的偏置，以便实施 对该地址线的取消选择。因此，仍然参考图4，其中，lbwls将被偏置到正 偏置或负偏置以用于选择，所有剩余地址线(即，所有lbwld(仅示出了其 中一条))将保持偏置到vss(0v或参考地)，以用于与它们在空闲状态下 的偏置相比取消选择。为了使所有lbwld相对于它们在空闲状态下的偏置保 持在vss，根据lbwls分别被偏置到正电压还是负电压，用于每个lbwld的 pmos的栅极(下文称为“lselpd”)或用于每个lbwld的nmos的栅极(下 文称为“lselnd”)可以使其偏置相对于空闲而改变。
80.然而，不利地，由于对于每一条选定地址线都存在m条地址线(对于 m 1条地址线的阵列，例如，m 1条wl和/或m 1条bl)，因此对于取消 选定地址线的mos晶体管的栅极偏置改变将发生m次，以这种方式显著 地增加了3d交叉点设备中的地址线选择的能耗。
81.现在在此上下文中参考下面的表1，其示出了针对正偏置的选定lbwl、 负偏置的选定lbwl和用于地址线的空闲状态中的每一个的针对图4的双极 型解码器所示的gp、lselp、lbwl、lseln和gn中的每一个处的偏置。应当注 意，对于要发生的操作，解码器节点在发生选择或取消选择之前被初始化 为空闲状态。因此，用于每个节点的偏置的改变基于从空闲状态下的偏置 值的改变，空闲状态下的偏置值提供用于每个节点的已知中性值，解码器 开关可以基于该已经中性值来实施对该节点的偏置改变。记住以上内容， 如从下面的表1中清楚的，在任何情况下选择用于偏置到正偏置或负偏置 的lbwl都需要分别改变用于每个剩余/取消选定lbwld的所有pmos栅极或 所有nmos栅极的偏置值，如针对下面的表1中以粗体和斜体标记的取消 选定线偏置所指示的。再次参考表1的上下文中的图4，并且查看gn/gp节 点偏置状态，我们将需要切换数量为m的取消选定栅极以阻止gn/gp之间 的短路，并且根据需要将取消选定地址线清楚地偏置到vss。
[0082][0083][0084]
表1—现有技术双极型解码器节点偏置
[0085]
在表1中并且如本文所用，vpp是高正偏置；vnn是高负偏置；vpps 是高达vpp的高正选择偏置；vnns是高达vnn的高负选择偏置；vcc 是低正偏置电源；vee是低负偏置电源；vss是0v或参考地；并且m是 用于每个选定解码器的取消选定解码器的数量，其中，m》》1。例如，数量 m 1可以是数十、数百、数千的数量级。由于要切换大量的取消选定栅极， 因此对现有技术解码器进行寻址的cv2能量成本相当高，因为每次我们将 解码器从空闲寻址到正或从空闲寻址到负时，我们将需要改变m 1个解码 器栅极。
[0086]
现在参考图5a、图5b和图5c，图5a、图5b和图5c示出了图4的 解码器的部分400，其示出了根据上面的表1中所示的列偏置而偏置的解码 器电路的节点。
[0087]
图5a描绘了图4的解码器电路的部分，其示出了根据现有技术偏置以 将选定地址线偏置到正电压的解码器电路的节点。图5a中所示的节点偏置 对应于在上面的表1中在“正”或正列下针对每个相同的节点所示的节点 偏置。
[0088]
图5b描绘了图4的解码器电路的部分，其示出了根据现有技术偏置以 将选定地址线偏置到负电压的解码器电路的节点。图5b中所示的节点偏置 对应于在上面的表1中在“负”或负列下针对每个相同的节点所示的节点 偏置。
[0089]
图5c描绘了图4的解码器电路的部分，其示出了根据现有技术偏置以 将所有地址线偏置到已知电压以实现空闲状态的解码器电路的节点，其中， 在所示情况下，已知电压是vss。图5c中所示的节点偏置对应于在上面的 表1中在“空闲”列下针对每个相同节点所示的节点偏置。
[0090]
根据一些实施例，一种装置包括存储器控制器电路(例如，仅作为示 例，存储器分区控制器电路211)；以及存储器控制器接口(例如，仅作为 实例，存储器分区接口213)，存储器控制器接口耦合到存储器控制器电路， 并且适于将存储器控制器电路耦合到存储器阵列的解码器电路，存储器阵 列包括地址线，地址线包括字线(wl)和位线(bl)，并且解码器电路包 括分别耦合到wl或者分别耦合到bl的多个开关。存储器控制器电路用于 通过使多个开关中的选定开关将耦合到选定开关的对应选定地址线的偏置 从解码器电路的空闲状态下的浮置偏置改变为正偏置或负偏置，而不将与 多个开关中的取消选定开关对应的取消选定地址线处的偏置从空闲状态下 的浮置偏置改变，来控制解码器电路。因此，根据一些实施例，在从空闲 状态进入到选定地址线的正状态或选定地址线的负状态时，存储器控制器 电路不改变多条取消选定地址线的偏置。以这种方式，显著地降低了对存 储器阵列(例如，3d交叉点架构的存储器阵列)中的存储器单元进行寻址 所需的能量，并且因此提高了性能。
[0091]
现在参考图6a、6b和图6c，图6a、6b和图6c示出了图4的解码器 的部分400，其中，根据如通过下面的表2中指示的对应列偏置所示出的一 些实施例，解码器电路的节点被偏置，以便分别实现lbwls的正偏置、lbwls 的负偏置以及用于解码器的空闲状态。参考与图4中的解码器部分(现有 技术)相同的解码器部分400意味着传达一些实施例可以通过以如下文将 描绘的新且有用的方式使用偏置电压驱动已知解码器的节点来实施。因此， 一些实施例不需要解码器电路硬件改变。
[0092]
图6a描绘了图4的解码器电路的部分，其示出了根据一些实施例偏置 以将地址线偏置到正电压的解码器电路的节点。图6a中所示的节点偏置对 应于在下面的表2中在“正”或正列下针对每个相同节点所示的节点偏置。
[0093]
图6b描绘了图4的解码器电路的部分，其示出了根据一些实施例偏置 以将选定地址线偏置到负电压的解码器电路的节点。图6b中所示的节点偏 置对应于在上面的表1中在“负”或负列下针对每个相同节点所示的节点 偏置。
[0094]
图6c描绘了图4的解码器电路的部分，其示出了根据现有技术偏置以 将所有地址线偏置到已知电压以实现空闲状态的解码器电路的节点，其中， 在所示情况下，已知电压是浮置vss或flvss。图6c中所示的节点偏置 对应于在上面的表1中在“空闲”列下针对每个相同节点所示的节点偏置。 在表2的上下文中，属于正刷新状态“ref ”和负刷新状态“ref
‑”
的列 将在以下本说明中进一步论述。
[0095][0096]
表2—根据一些实施例的双极型解码器节点偏置
[0097]
如在表2中以示例方式所示，一些实施例提供了一种解码器电路，该 解码器电路适于通过将地址线偏置到正偏置或负偏置来选择该地址线，而 不改变一条或多条(例如，所有)取消选定剩余地址线的栅极偏置，如在 表2中通过以粗体和斜体示出的不改变偏置所建议的。以此方式，可以减 轻因克服大量m个pmos或nmos器件的电容而导致的能耗cv2。特别地， 如上文关于图5c所述，虽然本领域的现有技术通过在用于取消选定地址线 (lbwld)的所有m个开关402b中接通pmos和nmos两者，来在解码器 的空闲状态中将每个lbwld保持在vss或地，但是一些实施例设想通过将 一个或多个lbwld浮置到vss，即，通过在空闲状态中将一个或多个lbwld 浮置到flvss(浮置vss)偏置，来实现用于解码器的空闲状态。在解码 器的空闲状态中，可以通过关断用于相关联的开关中的一个或多个lbwld 的pmos和nmos来实现用于一个或多个lbwld的flvss。
[0098]
现在特别地参考图6c和表2，在空闲状态中，根据一个实施例，可以 通过将lselp偏置到vpps，并且将gp偏置到vpps或vss(根据一些实施 例，存储器设备可以被配置为被设置在空闲，其中gp仅在vss、仅在vpps， 或者其中gp在vss或vpps)来关断开关402的pmos(即，注意，如前 所述，对于每个lbwl存在开关)。以此方式，对于pmos，因为lselp处的 栅极
电压(对于lbwls(稍后将被选择)和lbwld(稍后将被取消选择)两 者)等于或者高于gp处的偏置，所以开关402中的pmos器件关断。另外， 在空闲状态中，根据同一个实施例，可以通过将lseln偏置到vnns，并且 将gn偏置到vnns或vss(根据一些实施例，存储器设备可以被配置为被 设置在空闲，其中gn仅在vnns、仅在vss，或者其中gn在vnns或vss) 来关断开关402的nmos。以此方式，对于nmos，因为lselp处的栅极电 压等于或者低于gn处的偏置，所以开关402中的nmos器件关断。因此， 在空闲状态中，根据一些实施例，对应地址线lbwl的开关的pmos和nmos 关断，并且地址线因此处于flvss。
[0099]
现在我们特别地参考图6a和表2，其中，我们将lbwls的偏置寻址到 正偏置。如图6a和表2中所示，从图6c处的空闲状态移动到对选定地址 线lbwls的正偏置将涉及改变选定地址线lbwls的开关402a的pmos和 nmos的栅极偏置，但是有利地不改变用于取消选定地址线lbwld的开关 的pmos或nmos的偏置。用于取消选定地址线的lselpd和lselnd在空闲 状态与lbwls的正偏置之间是相同的，并且结果，利用以上方案有效地避免 了需要消耗能量来克服大量m个pmos或nmos器件的电容以取消选择m 条地址线。尽管根据图6a的实施例，gp的偏置可能必须改变(如果gp的 偏置在空闲状态下为vss，则从空闲下的vss改变为lbwls正偏置状态下 的vpp)，并且gn的偏置可能必须改变(如果gn的偏置在空闲状态下为 vss的话，则从空闲下的vnns改变为lbwls正偏置状态下的vss)，但是 由于gp和gn是公共线，并且由于lbwls的开关的pmos或nmos对应于 其栅极将经历偏置改变的一个mosfet(而不是根据现有技术的m个 mosfet)，所以一些实施例有利地减轻了在3d交叉点存储器架构中解码 器寻址的能量影响。
[0100]
现在我们特别地参考图6b和表2，其中，我们将lbwls的偏置寻址到 负偏置。如图6b和表2中所示，从图6c处的空闲状态移动到对选定地址 线lbwls的负偏置将涉及改变选定地址线lbwls的开关402a的pmos和 nmos的栅极偏置，但是有利地不改变用于取消选定地址线lbwld的开关 的pmos或nmos的偏置。用于取消选定地址线的lselpd和lselnd在空闲 状态与lbwls的负偏置之间是相同的，并且结果，利用以上方案再次有效地 避免了需要消耗能量来克服大量m个pmos或nmos器件的电容以取消选 择m条地址线。尽管根据图6b的实施例，gp的偏置可能必须改变(如果 gp的偏置在空闲状态下为vpps，则从空闲下的vpps改变为lbwls负偏置 状态下的vss)，并且gn的偏置可能必须改变(如果gn的偏置在空闲状态 下为vnns，则从空闲下的vss改变为lbwls负偏置状态下的vnns)，但 是由于gp和gn是公共线，并且由于lbwls的开关的pmos或nmos对应 于其栅极将经历偏置改变的一个mosfet(而不是根据现有技术的m个 mosfet)，如先前关于图6a的示例所注意的一些实施例有利地减轻了3d 交叉点存储器架构中的解码器寻址的能量影响。
[0101]
实施例已经认识到，解码器存储器寻址中的大部分能耗可以归因于取 消选择过程，并且具体地归因于取消选择开关(将执行地址线(例如，lbwld) 的取消选择的开关)的pmos或nmos栅极的切换。与取消选择开关的 pmos和nmos相关联的节点的电容通常相当高。实施例通过基本上消除 在取消选择3d交叉点存储器解码器的开关时对切换pmos或nmos器件 的栅极偏置的需要来解决这个问题。
[0102]
注意，尽管表1中未示出，但是如图5a-图5c和图6a-图6e中所示， 在所有情况下，体偏置可以被设置为用于pmos的vpp和用于nmos的 vnn。
[0103]
现在在表2的上下文中参考图6d和图6e。图6d和图6e示出了图4 的解码器的部分，
其中，根据如通过上面的表2中指示的对应列偏置所示 出的一些实施例，解码器电路的节点被偏置到正刷新状态ref 或负刷新状 态ref-。如本文所用的“刷新状态”可以指给定解码器的地址线全部被驱 动(非浮置)到已知初始状态(例如，vss)的解码器的状态。因此，在刷 新状态中，解码器电路的pmos或nmos器件中的至少一个被接通，以便 将该解码器电路的地址线驱动到vss，而非将它们浮置到flvss。
[0104]
根据一些实施例，图6a-图6e中示出其部分400的解码器电路可以从 空闲状态被重新初始化，其中，地址线被浮置到ref 状态(图6d)和/或 ref-状态(图6e)，其中，ref 或ref-的参考状态迫使地址线变为已知状 态。在任何情况下，加电时都可能需要重新初始化，以确保给定解码器的 所有地址线都处于已知的偏置。另外，在操作期间，对于给定解码器电路， 根据一些实施例的寻址功能可能需要通过选择一条地址线并且取消选择数 量m的剩余地址线而从空闲状态移动到读取或写入操作。在存储器操作已 经完成之后，解码器电路的节点偏置可以回到空闲，以便使下一存储器操 作成为可能。在多个这样的存储器操作之后，可能出于多种原因而需要刷 新操作，例如，由于相对于解码器节点的泄漏，这可能使得对于空闲状态 中的地址线而言，实际上难以维持浮置偏置(例如，flvss)，该泄漏可能 随着每次存储器操作而增大。因此，根据一些实施例，重新初始化可以被 设置为循环地发生，和/或它可以基于作为时间的函数(例如，作为示例， 每数十毫秒或数百毫秒)执行的存储器操作的数量，和/或根据应用需要通 过实验确定。
[0105]
根据一些实施例，通过刷新操作的重新初始化对于ref 状态接通解码 器的nmos并且关断解码器的pmos，并且对于ref-状态关断解码器的 nmos并且接通解码器的pmos。这样做将驱动地址线到vss(其将在噪 声或泄漏或其他问题可能迫使它们从flvss到不同于flvss的偏置之后复 位它们)。
[0106]
图6d描绘了图4的解码器电路的部分，其示出了根据一些实施例偏置 以将解码器置于正刷新状态(即，如上文所述nmos接通并且pmos关断 的状态)的解码器电路的节点。在ref 状态下，pmos的栅极偏置和gp 电源线可以被设置为vpps，因此关断pmos。nmos的栅极偏置可以被设 置为vcc(如上所述的正偏置)，并且gn电源线可以被设置为vss(地)， 因此接通nmos(因为vcc与vss之间的电压差将为正并且高于nmos 的阈值电压)。这种偏置配置将驱动/迫使lbwl地址线到vss。用于ref 的偏置电压如表2中所示。在重新初始化之后，在下一存储器操作开始之 前，偏置可以返回到空闲状态中的偏置。
[0107]
图6e描绘了图4的解码器电路的部分，其示出了根据一些实施例偏置 以将解码器置于负刷新状态(即，如上文所述nmos关断并且pmos接通 的状态)的解码器电路的节点。在ref-状态下，pmos的栅极偏置可以被 设置为vee(如上所述的负偏置)，并且gp电源线可以被设置为vss，因 此关断pmos(因为vee与vss之间的电压差将为负并且高于pmos的 阈值电压)。nmos的栅极偏置和gn电源线可以被设置为vnns，因此关 断nmos。这种偏置配置将驱动/迫使lbwl地址线到vss。用于ref-的偏 置如表2中所示。在重新初始化之后，在下一存储器操作开始之前，偏置 可以返回到空闲状态中的偏置。
[0108]
参考表2，显然，通过刷新操作的重新初始化在任何情况下都将需要针 对用于对应pmos或nmos器件中的至少一个的每个解码器电路的 mosfet栅极偏置改变。对于ref ，lseln偏置将从空闲下的vnns改变 为vcc。对于ref-，lselp偏置将从vpps改变为vee。尽管刷新操作可能 需要在给定解码器中的所有地址线的所有pmos或nmos栅极处的大规模 偏
置改变，但是在pmos或nmos的所有栅极上周期性地执行刷新操作比 每次发生存储器操作(例如，读取/写入/擦除)时改变所有地址线的所有 pmos或nmos栅极更容易并且能量成本更低。
[0109]
根据一些实施例，可以将解码器电路仅刷新到ref 、仅刷新到ref-， 或者可以将解码器电路刷新到ref 或ref-。应当注意，ref 或ref-的作 用是相同的：将所有地址线驱动到已知偏置，例如，vss。在两者都可用的 情况下，关于使用哪一者的决定可以是任意的，或者它可以基于从空闲进 入到刷新状态所需的能耗量。例如，在最后空闲状态具有在vpps处的gp 的情况下，从空闲进入到ref 比进入到ref-可能消耗更少的能量。类似 地，在最后空闲状态具有在vss处的gp的情况下，从空闲进入到ref-可 能消耗更少的能量。然而，实施例不限于此。
[0110]
一些实施例提供了一种双极型解码器架构，与现有技术解决方案相比 该双极型解码器架构减小了wl或bl寻址的cv2能量影响。一些实施例 提供了一种存储器控制，以在空闲状态下在已知电压(例如，地)处使地 址线浮置，并且利用可选机制使取消选定地址线(行/列)浮置，以提供周 期性刷新，以使3d交叉点存储器阵列返回到其初始状态，在该初始状态下， 空闲下的地址线不浮置。
[0111]
当选择地址线时，使取消选定wl/bl状态浮置减少了需要充电和放电 的解码器栅极的数量，与现有技术相比导致cv2能量的整体减少。
[0112]
图7示出了根据一些实施例的过程1200的示例。该过程包括：在操作 1202处，控制存储器阵列的解码器电路，解码器电路包括分别耦合到wl 或者分别耦合到bl的多个开关；并且在操作1204处，使多个开关中的选 定开关将耦合到选定开关的对应选定地址线的偏置从解码器电路的空闲状 态下的浮置偏置改变为正偏置或负偏置，而不将与多个开关中的取消选定 开关对应的取消选定地址线处的偏置从空闲状态下的浮置偏置改变。作为 示例，图7的流程可以在图2的存储器分区控制器210处、在cpu的存储 器控制器处、或者以跨越多个控制器的分布方式来执行。
[0113]
图7中描述的流程仅表示在特定实施例中可能发生的操作。在其他实 施例中，可以由系统100的部件执行附加操作。本公开的各种实施例设想 了用于实现本文描述的功能的任何合适的信令机制。图7中所示的一些操 作可以在适当的情况下重复、组合、修改或删除。另外，在不脱离特定实 施例的范围的情况下，可以以任何合适的顺序执行操作。
[0114]
设计可以经历从创建到模拟再到制造的各个阶段。表示设计的数据可 以以多种方式表示设计。首先，如在模拟中有用的，可以使用硬件描述语 言(hdl)或另一功能描述语言来表示硬件。另外，可以在设计过程的一 些阶段处产生具有逻辑和/或晶体管门的电路级模型。此外，大多数设计在 某个阶段处达到了表示硬件模型中的各种设备的物理布局的数据级别。在 使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定在用 于制造集成电路的掩模的不同掩模层上是否存在各种特征的数据。在一些 实施方式中，这样的数据可以以诸如图形数据系统ii(gds ii)、开放艺术 品系统交换标准(oasis)或类似格式等数据库文件格式进行存储。
[0115]
在一些实施方式中，基于软件的硬件模型、以及hdl和其他功能描述 语言对象可以包括寄存器传输语言(rtl)文件以及其他示例。这些对象可 以是机器可解析的，使得设计工具可以接受hdl对象(或模型)，针对所 描述的硬件的属性来解析hdl对象，并且根据对
象来确定物理电路和/或片 上布局。设计工具的输出可以用于制造物理设备。例如，设计工具可以根 据hdl对象确定各种硬件和/或固件元件的配置，例如总线宽度、寄存器(包 括大小和类型)、存储器块、物理链路路径、结构拓扑、以及将被实施以便 实现在hdl对象中建模的系统的其他属性。设计工具可以包括用于确定片 上系统(soc)和其他硬件设备的拓扑和结构配置的工具。在一些实例中， hdl对象可以用作用于开发模型和设计文件的基础，制造设备可以使用这 些模型和设计文件来制造所描述的硬件。实际上，hdl对象本身可以作为 制造系统软件的输入来提供，以使得实现所描述的硬件。
[0116]
在设计的任何表示中，数据可以存储在任何形式的机器可读介质中。 存储器或磁或光储存器(例如，盘片)可以是用于存储经由光波或电波传 送的信息的机器可读介质，光波或电波被调制或以其他方式生成以传送这 种信息。当传送指示或携带代码或设计的电载波时，就执行电信号的复制、 缓冲或重传的方面来说，进行了新的复制。因此，通信提供商或网络提供 商可以在有形机器可读存储介质上至少暂时地存储体现本公开的实施例的 技术的制品，例如编码在载波中的信息。
[0117]
本文使用的模块指硬件、软件和/或固件的任何组合。作为示例，模块 包括与用于存储适于由微控制器执行的代码的非暂时性介质相关联的硬件 (例如，微控制器)。因此，在一个实施例中，对模块的引用指具体地被配 置为辨识和/或执行用于被保存在非暂时性介质上的代码的硬件。此外，在 另一实施例中，模块的使用指包括具体地适于由微控制器执行以执行预定 操作的代码的非暂时性介质。并且，如可以推断的，在又一实施例中，术 语模块(在该示例中)可以指微控制器和非暂时性介质的组合。通常，被 示出为单独的模块界限通常是变化的并且潜在地重叠。例如，第一模块和 第二模块可以共享硬件、软件、固件或其组合，同时潜在地保留一些独立 的硬件、软件或固件。在一个实施例中，术语逻辑单元的使用包括硬件， 例如晶体管、寄存器或其他硬件，例如可编程逻辑设备。
[0118]
逻辑单元可以用于实施各种部件的功能中的任何功能，各种部件例如 cpu 102、外部i/o控制器104、处理器108、核心114a和114b、i/o控制 器110、cpu存储器控制器112、存储设备106、系统存储器设备107、存 储器芯片116、存储设备控制器118、地址转换引擎120、存储器分区122、 程序控制逻辑单元124、芯片控制器126、存储器阵列306、存储器分区控 制器310、字线控制逻辑单元314、位线控制逻辑单元316或者本文描述的 其他实体或部件或者这些中的任何部件的子部件。“逻辑单元”可以指硬件、 固件、软件和/或其中每个的组合，以用于执行一个或多个功能。在各种实 施例中，逻辑单元可以包括可操作以执行软件指令的微处理器或其他处理 元件、诸如专用集成电路(asic)等的分立逻辑单元、诸如现场可编程门 阵列(fpga)等的编程逻辑设备、包含指令的存储设备、逻辑设备的组合 (例如，如将在印刷电路板上找到的)或其他合适的硬件和/或软件。逻辑 单元可以包括一个或多个门或其他电路部件。在一些实施例中，逻辑单元 还可以完全体现为软件。软件可以体现为记录在非暂时性计算机可读存储 介质上的软件包、代码、指令、指令集和/或数据。固件可以体现为在存储 设备中被硬编码(例如，非易失性)的代码、指令或指令集和/或数据。
[0119]
在一个实施例中，短语“用于”或“被配置为”的使用指对装置、硬 件、逻辑单元或元件进行布置、放置在一起、制造、提供销售、导入和/或 设计，以执行指定的任务或确定的任务。在该示例中，如果装置或其元件 被设计、耦合和/或互连以执行指定的任务，则未被操作的装置或其元件仍
ꢀ“
被配置为”执行所述指定的任务。作为纯粹说明性示例，逻辑门可
以在 操作期间提供0或1。但是逻辑门“被配置为”向时钟提供使能信号不包括 每个潜在逻辑门可以提供1或0。相反，逻辑门是以某种方式耦合的，使得 在操作期间1或0输出用于使能时钟。再次注意，术语“被配置为”的使 用不要求操作，而是关注于装置、硬件和/或元件的隐藏状态，其中在隐藏 状态中，装置、硬件和/或元件被设计为在装置、硬件和/或元件操作时执行 特定任务。
[0120]
此外，在一个实施例中，短语“能够/能够用于”和/或“可操作以”的 使用指一些装置、逻辑单元、硬件和/或元件以这样的方式设计：使得能够 以指定的方式使用装置、逻辑单元、硬件和/或元件。注意，如上面在一个 实施例中对用于、能够用于或可操作以的使用指装置、逻辑单元、硬件和/ 或元件的隐藏状态，其中装置、逻辑单元、硬件和/或元件不操作但以这种 方式设计为使得能够以指定方式使用装置。
[0121]
如本文所用的值包括数字、状态、逻辑状态或二进制逻辑状态的任何 已知表示。通常，逻辑电平、逻辑值或逻辑的值的使用也被称为1和0的 使用，其仅表示二进制逻辑状态。例如，1指高逻辑电平，并且0指低逻辑 电平。在一个实施例中，诸如晶体管或闪存单元等的存储单元能够保存单 个逻辑值或多个逻辑值。然而，已经在计算机系统中使用值的其他表示。 例如，十进制数十也可以表示为二进制值1010和十六进制字母a。因此， 值包括在计算机系统中能够保存的信息的任何表示。
[0122]
此外，状态可以由值或值的部分表示。作为示例，第一值(例如，逻 辑一)可以表示默认或初始状态，而第二值(例如，逻辑零)可以表示非 默认状态。另外，在一个实施例中，术语复位和置位分别指默认值或状态 和更新的值或状态。例如，默认值潜在地包括高逻辑值(即，复位)而更 新的值潜在地包括低逻辑值(即，置位)。注意，可以使用值的任何组合来 表示任何数量的状态。
[0123]
以上阐述的方法、硬件、软件、固件或代码的实施例可以经由存储在 机器可访问、机器可读、计算机可访问或计算机可读介质上的可由处理元 件执行的指令或代码来实施。非暂时性机器可访问/可读介质包括提供(即， 存储和/或传送)以可由诸如计算机或电子系统等的机器读取的形式的信息 的任何机制。例如，非暂时性机器可访问介质包括随机存取存储器(ram)， 例如静态ram(sram)或动态ram(dram)；rom；磁或光存储介质； 闪存存储设备；电存储设备；光存储设备；声存储设备；用于保存从暂时 性(传播的)信号(例如，载波、红外信号、数字信号)接收到的信息的 其他形式的存储设备；等等，其区别于可以从其接收信息的非暂时性介质。
[0124]
用于对逻辑单元进行编程以执行本公开的实施例的指令可以存储在系 统中的存储器内，存储器例如dram、高速缓存、闪存存储器或其他储存 器。此外，指令可以经由网络或通过其他计算机可读介质来分布。因此， 机器可读存储介质可以包括用于存储或传送以机器(例如，计算机)可读 形式的信息的任何机制，而不限于软盘、光盘、压缩盘、只读存储器 (cd-rom)和磁光盘、只读存储器(rom)、随机存取存储器(ram)、 可擦除可编程只读存储器(eprom)、电可擦除可编程只读存储器 (eeprom)、磁卡或光卡、闪存存储器或用于经由电、光、声或其他形式 的传播的信号(例如，载波、红外信号、数字信号等)在互联网上传送信 息的有形机器可读存储介质。因此，计算机可读介质包括适合于存储或传 送以机器(例如，计算机)可读形式的电子指令或信息的任何类型的有形 机器可读存储介质。
[0125]
下文提供了实施例的一些实例。
[0126]
示例1包括一种存储器设备的装置，包括：存储器控制器电路；存储 器控制器接口，存储器控制器接口耦合到存储器控制器电路，并且适于将 存储器控制器电路耦合到存储器阵列的解码器电路，存储器阵列包括地址 线，地址线包括字线(wl)和位线(bl)，并且解码器电路包括分别耦合 到wl或者分别耦合到bl的多个开关；其中，存储器控制器电路用于通过 使多个开关中的选定开关将耦合到选定开关的对应选定地址线的偏置从解 码器电路的空闲状态下的浮置偏置改变为正偏置或负偏置，而不将与多个 开关中的取消选定开关对应的取消选定地址线处的偏置从空闲状态下的浮 置偏置改变，来控制解码器电路。
[0127]
示例2包括示例1的主题，并且可选地其中，存储器控制器电路用于 通过引起地址线处的浮置偏置来引起解码器电路的空闲状态。
[0128]
示例3包括示例2的主题，并且可选地其中，浮置偏置对应于浮置参 考地电压(flvss)。
[0129]
示例4包括示例1的主题，并且可选地其中，多个开关均包括一对互 补晶体管，一对互补晶体管包括正型(p型)金属氧化物半导体晶体管 (pmos)和负型(n型)mos晶体管(nmos)。
[0130]
示例5包括示例4的主题，并且可选地其中，存储器控制器电路用于 通过关断多个开关中的每一个的pmos和nmos来在空闲状态下引起地址 线处的浮置偏置。
[0131]
示例6包括示例5的主题，并且可选地其中，存储器控制器电路用于 通过以下操作在空闲状态下引起地址线处的浮置偏置：将对应于正选择偏 置电压(vpps)的栅极偏置施加到多个开关中的每一个的pmos；将对应 于负选择偏置电压(vnns)的栅极偏置施加到多个开关中的每一个的 nmos；将等于参考地电压(vss)或vpps的源极电压施加到多个开关中 的每一个的pmos(gp)；以及将等于vss或vnns的源极电压施加到多个 开关中的每一个的nmos(gn)。
[0132]
示例7包括示例4的主题，并且可选地其中，存储器控制器电路用于 通过将对应于参考地电压(vss)的栅极偏置施加到选定开关的pmos和nmos两者，同时与空闲状态相比，保持取消选定开关中的每一个的pmos 和nmos两者的栅极偏置不变，来使选定开关将耦合到选定开关的对应选 定地址线的偏置从空闲状态下的浮置偏置改变为正偏置或负偏置。
[0133]
示例8包括示例4的主题，并且可选地其中，存储器控制器电路用于 在多个存储器操作之后，使解码器电路从空闲状态改变为刷新状态并且返 回到空闲状态，每个存储器操作涉及将选定地址线偏置到正电压值或负电 压值，随后使地址线返回到空闲状态，其中，刷新状态对应于解码器电路 的其中地址线被偏置在不是浮置电压的已知电压的状态。
[0134]
示例9包括示例8的主题，并且可选地其中，已知电压对应于参考地 电压(vss)。
[0135]
示例10包括示例8的主题，并且可选地其中，刷新状态包括正刷新状 态或负刷新状态中的至少一种，在正刷新状态中，多个开关中的每一个的 pmos关断并且多个开关中的每一个的nmos导通，在负刷新状态中，多 个开关中的每一个的nmos关断并且多个开关中的每一个的pmos导通。
[0136]
示例11包括一种系统，包括：存储器阵列，存储器阵列包括存储器单 元和地址线，地址线包括字线(wl)和位线(bl)；存储器控制器电路； wl解码器电路，wl解码器电路耦合到存储器控制器电路，并且包括分别 耦合到wl的多个wl开关；bl解码器电路，bl解码器电路耦合到存储 器控制器电路，并且包括分别耦合到bl的多个bl开关；其中，存储器控 制器
电路用于：通过使多个wl开关中的选定wl开关将耦合到选定wl 开关的对应选定wl的偏置从wl解码器电路的空闲状态下的浮置wl偏 置改变为正wl偏置或负wl偏置，而不将与多个wl开关中的取消选定 wl开关对应的取消选定wl处的wl偏置从wl解码器电路的空闲状态 下的浮置wl偏置改变，来控制wl解码器电路；并且通过使多个bl开关 中的选定bl开关将耦合到选定bl开关的对应选定bl的偏置从bl解码 器电路的空闲状态下的浮置bl偏置改变为正bl偏置或负bl偏置，而不 将与多个bl开关中的取消选定bl开关对应的取消选定bl处的bl偏置 从bl解码器电路的空闲状态下的浮置bl偏置改变，来控制bl解码器电 路。
[0137]
示例12包括示例11的主题，并且可选地其中，存储器控制器电路用 于执行以下操作中的至少一个：通过引起wl处的浮置wl偏置来引起wl 解码器电路的空闲状态，或者通过引起bl处的浮置bl偏置来引起bl解 码器电路的空闲状态。
[0138]
示例13包括示例12的主题，并且可选地其中，浮置wl偏置或浮置 bl偏置中的至少一个对应于浮置参考地电压(flvss)。
[0139]
示例14包括示例11的主题，并且可选地其中，多个wl开关和多个 bl开关均包括一对互补晶体管，一对互补晶体管包括正型(p型)金属氧 化物半导体晶体管(pmos)和负型(n型)mos晶体管(nmos)。
[0140]
示例15包括示例14的主题，并且可选地其中，存储器控制器电路用 于通过关断多个wl开关和多个bl开关中的每一个的pmos和nmos来 在空闲状态下引起浮置wl偏置和浮置bl偏置。
[0141]
示例16包括示例15的主题，并且可选地其中，存储器控制器电路用 于通过以下操作引起wl解码器电路的空闲状态下的浮置wl偏置和bl 解码器电路的空闲状态下的浮置bl偏置：将对应于正选择偏置电压(vpps) 的栅极偏置施加到多个wl开关和多个bl开关中的每一个的pmos；将对 应于负选择偏置电压(vnns)的栅极偏置施加到多个wl开关和多个bl 开关中的每一个的nmos；将等于参考地电压(vss)或vpps的源极电压 施加到多个wl开关和多个bl开关中的每一个的pmos(gp)；以及将等 于vss或vnns的源极电压施加到多个wl开关和多个bl开关中的每一 个的nmos(gn)。
[0142]
示例17包括示例14的主题，并且可选地其中，存储器控制器电路用 于执行以下操作中的至少一个：通过将对应于参考地电压(vss)的栅极偏 置施加到选定wl开关的pmos和nmos两者，同时与wl解码器电路的 空闲状态相比，保持取消选定wl开关中的每一个的pmos和nmos两者 的栅极偏置不变，来使wl开关将耦合到wl开关的对应选定wl的偏置 从wl解码器电路的空闲状态下的浮置wl偏置改变为正wl偏置或负wl 偏置；或通过将对应于参考地电压(vss)的栅极偏置施加到选定bl开关 的pmos和nmos两者，同时与bl解码器电路的空闲状态相比，保持取 消选定bl开关中的每一个的pmos和nmos两者的栅极偏置不变，来使 bl开关将耦合到bl开关的对应选定bl的偏置从bl解码器电路的空闲状 态下的浮置bl偏置改变为正bl偏置或负bl偏置。
[0143]
示例18包括示例14的主题，并且可选地其中，存储器控制器电路用 于在多个存储器操作之后，使wl解码器电路或bl解码器电路中的至少一 个从其空闲状态改变为刷新状态并且返回到空闲状态，每个存储器操作涉 及将选定地址线偏置到正电压值或负电压值，随后使地址线返回到空闲状 态，其中，刷新状态分别对应于wl解码器电路或bl解码器电路的其中 wl或bl被偏置在不是浮置电压的已知电压的状态。
[0144]
示例19包括示例18的主题，并且可选地其中，已知电压对应于参考 地电压(vss)。
[0145]
示例20包括示例18的主题，并且可选地其中：wl解码器电路的刷新 状态包括正刷新状态或负刷新状态中的至少一种，在正刷新状态中，wl开 关中的每一个的pmos关断并且wl开关中的每一个的nmos导通，在负 刷新状态中，wl开关中的每一个的nmos关断并且wl开关中的每一个 的pmos导通；并且bl解码器电路的刷新状态包括正刷新状态或负刷新 状态中的至少一种，在正刷新状态中，bl开关中的每一个的pmos关断并 且bl开关中的每一个的nmos导通，在负刷新状态中，bl开关中的每一 个的nmos关断并且bl开关中的每一个的pmos导通。
[0146]
示例21包括一种对存储器阵列中的存储器单元进行寻址的方法，存储 器阵列包括地址线，地址线包括字线(wl)和位线(bl)，方法包括：控 制存储器阵列的解码器电路，解码器电路包括分别耦合到wl或者分别耦 合到bl的多个开关；以及使多个开关中的选定开关将耦合到选定开关的对 应选定地址线的偏置从解码器电路的空闲状态下的浮置偏置改变为正偏置 或负偏置，而不将与多个开关中的取消选定开关对应的取消选定地址线处 的偏置从空闲状态下的浮置偏置改变。
[0147]
示例22包括示例21的主题，并且可选地，还包括通过引起地址线处 的浮置偏置来引起解码器电路的空闲状态。
[0148]
示例23包括示例22的主题，并且可选地其中，浮置偏置对应于浮置 参考地电压(flvss)。
[0149]
示例24包括示例21的主题，并且可选地其中，多个开关均包括一对 互补晶体管，一对互补晶体管包括正型(p型)金属氧化物半导体晶体管(pmos)和负型(n型)mos晶体管(nmos)。
[0150]
示例25包括示例24的主题，并且可选地，还包括通过关断多个开关 中的每一个的pmos和nmos来在空闲状态下引起地址线处的浮置偏置。
[0151]
示例26包括示例25的主题，并且可选地，还包括通过以下操作在空 闲状态下引起地址线处的浮置偏置：将对应于正选择偏置电压(vpps)的 栅极偏置施加到多个开关中的每一个的pmos；将对应于负选择偏置电压 (vnns)的栅极偏置施加到多个开关中的每一个的nmos；将等于参考地 电压(vss)或vpps的源极电压施加到多个开关中的每一个的pmos(gp)； 以及将等于vss或vnns的源极电压施加到多个开关中的每一个的nmos (gn)。
[0152]
示例27包括示例24的主题，并且可选地，还包括通过将对应于参考 地电压(vss)的栅极偏置施加到选定开关的pmos和nmos两者，同时 与空闲状态相比，保持取消选定开关中的每一个的pmos和nmos两者的 栅极偏置不变，来使选定开关将耦合到选定开关的对应选定地址线的偏置 从空闲状态下的浮置偏置改变为正偏置或负偏置。
[0153]
示例28包括示例24的主题，并且可选地，还包括在多个存储器操作 之后，使解码器电路从空闲状态改变为刷新状态并且返回到空闲状态，每 个存储器操作涉及将选定地址线偏置到正电压值或负电压值，随后使地址 线返回到空闲状态，其中，刷新状态对应于解码器电路的其中地址线被偏 置在不是浮置电压的已知电压的状态。
[0154]
示例29包括示例28的主题，并且可选地其中，已知电压对应于参考 地电压(vss)。
[0155]
示例30包括示例28的主题，并且可选地其中，刷新状态包括正刷新 状态或负刷新状态中的至少一种，在正刷新状态中，多个开关中的每一个 的pmos关断并且多个开关中的
每一个的nmos导通，在负刷新状态中， 多个开关中的每一个的nmos关断并且多个开关中的每一个的pmos导 通。
[0156]
示例31包括其上存储有指令的有形非暂时性机器可读存储介质，指令 在由机器执行时使机器：控制包括地址线的存储器阵列的解码器电路，地 址线包括字线(wl)和位线(bl)，解码器电路包括分别耦合到wl或者 分别耦合到bl的多个开关；以及使多个开关中的选定开关将耦合到选定开 关的对应选定地址线的偏置从解码器电路的空闲状态下的浮置偏置改变为 正偏置或负偏置，而不将与多个开关中的取消选定开关对应的取消选定地 址线处的偏置从空闲状态下的浮置偏置改变。
[0157]
示例32包括示例31的主题，并且可选地，指令还使机器通过引起地 址线处的浮置偏置来引起解码器电路的空闲状态。
[0158]
示例33包括示例32的主题，并且可选地其中，浮置偏置对应于浮置 参考地电压(flvss)。
[0159]
示例34包括示例31的主题，并且可选地其中，多个开关均包括一对 互补晶体管，一对互补晶体管包括正型(p型)金属氧化物半导体晶体管 (pmos)和负型(n型)mos晶体管(nmos)。
[0160]
示例35包括示例34的主题，并且可选地，指令还使机器通过关断多 个开关中的每一个的pmos和nmos来在空闲状态下引起地址线处的浮置 偏置。
[0161]
示例36包括示例35的主题，并且可选地，指令还使机器通过以下操 作在空闲状态下引起地址线处的浮置偏置：将对应于正选择偏置电压 (vpps)的栅极偏置施加到多个开关中的每一个的pmos；将对应于负选 择偏置电压(vnns)的栅极偏置施加到多个开关中的每一个的nmos；将 等于参考地电压(vss)或vpps的源极电压施加到多个开关中的每一个的 pmos(gp)；以及将等于vss或vnns的源极电压施加到多个开关中的每 一个的nmos(gn)。
[0162]
示例37包括示例34的主题，并且可选地，指令还使机器通过将对应 于参考地电压(vss)的栅极偏置施加到选定开关的pmos和nmos两者， 同时与空闲状态相比，保持取消选定开关中的每一个的pmos和nmos两 者的栅极偏置不变，来使选定开关将耦合到选定开关的对应选定地址线的 偏置从空闲状态下的浮置偏置改变为正偏置或负偏置。
[0163]
示例38包括示例34的主题，并且可选地，指令还使机器在多个存储 器操作之后，使解码器电路从空闲状态改变为刷新状态并且返回到空闲状 态，每个存储器操作涉及将选定地址线偏置到正电压值或负电压值，随后 使地址线返回到空闲状态，其中，刷新状态对应于解码器电路的其中地址 线被偏置在不是浮置电压的已知电压的状态。
[0164]
示例39包括示例38的主题，并且可选地其中，已知电压对应于参考 地电压(vss)。根据权利要求38的设备，刷新状态包括正刷新状态或负刷 新状态中的至少一种，在正刷新状态中，多个开关中的每一个的pmos关 断并且多个开关中的每一个的nmos导通，在负刷新状态中，多个开关中 的每一个的nmos关断并且多个开关中的每一个的pmos导通。
[0165]
示例40包括一种设备，包括：一个或多个处理器和包括指令的一种或 多种计算机可读介质，指令在由一个或多个处理器执行时，使一个或多个 处理器执行如在以上示例中的任一个中所描述的或与之相关的方法、技术 或过程(或其部分)。
[0166]
示例41包括如在以上示例中的任一个中所描述的或与之相关的信号 (或其部分或局部)。
[0167]
示例42包括如在以上示例中的任一个中所描述的或与之相关的、或在 本公开中以其他方式描述的数据报、分组、帧、段、协议数据单元(pdu) 或消息(或其部分或局部)。
[0168]
示例43包括如在以上示例中的任一个中所描述的或与之相关的、或在 本公开中以其他方式描述的编码有数据的信号(或其部分或局部)。
[0169]
示例44包括如在以上示例中的任一个中所描述的或与之相关的、或在 本公开中以其他方式描述的编码有数据报、分组、帧、段、协议数据单元 (pdu)或消息的信号(或其部分或局部)。
[0170]
示例45包括一种携带计算机可读指令的电磁信号，其中计算机可读指 令由一个或多个处理器执行以使一个或多个处理器执行如在以上示例中的 任一个中所描述的或与之相关的方法、技术或过程(或其部分)。
[0171]
示例46包括一种计算机程序，计算机程序包括指令，其中程序由处理 元件执行以使处理元件实行如在以上示例中的任一个中所描述的或与之相 关的方法、技术或过程(或其部分)。
[0172]
在整个本说明书中，对“一个实施例”或“实施例”的引用意味着结 合该实施例描述的特定特征、结构或特性被包括在本公开的至少一个实施 例中。因此，在整个本说明书中的各个地方出现的短语“在一个实施例中
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或“在实施例中”不一定全部指相同的实施例。此外，特定特征、结构或 特性可以以任何合适的方式组合在一个或多个实施例中。
[0173]
在前述说明书中，已经参考具体的示例性实施例给出了具体实施方式。 然而，很明显，在不脱离所附权利要求中阐述的本公开的更宽的精神和范 围的情况下，可以对其进行各种修改和改变。因此，说明书和附图应被认 为是说明性的而不是限制性的。此外，实施例和其他示例性语言的前述使 用不一定指相同的实施例或相同的示例，而是可以指不同的和相异的实施 例，以及潜在地相同的实施例。