位线均衡驱动器电路及相关设备、方法和计算系统与流程

位线均衡驱动器电路及相关设备、方法和计算系统
1.优先权要求
2.本技术要求在2020年8月10日提交的题为“位线均衡驱动器电路及相关设备、方法和计算系统(bit line equalization driver circuits and related apparatuses,methods,and computing systems)”第16/988,970号美国专利申请的提交日的权益。
技术领域
3.本公开总体上涉及包含短长度晶体管的驱动器电路的偏置，并且更具体地涉及用于在位线预充电操作中驱动位线均衡的位线均衡驱动器电路的偏置。


背景技术：

4.在诸如动态随机存取存储器(dram)装置的一些存储器装置中，与存储器单元阵列中的存储器单元电连接的位线可在读操作之前预充电以读取由存储器单元存储的电荷。例如，可将位线预充电到与存储器单元的两个或两个以上状态相对应的两个或两个以上逻辑电平电压电位之间(例如但不限于，与“1”位相对应的逻辑电平高电压电位和与“0”位相对应的逻辑电平低电压电位之间)的电压电位。预充电到逻辑电平之间的大致中间点的位线可在读操作期间将位线电压电位的电压电位摆动限制到逻辑电平之间的电压电位范围的大致一半。这可防止与读操作期间位线电压电位跨越整个值范围从一个逻辑电平转变到另一个逻辑电平相关联的过长充电时间。而且，对位线的预充电可在读操作期间将位线的电压电位维持在感测放大器的操作范围内。


技术实现要素：

5.在一些实施例中，一种设备包含上拉节点、下拉节点、输出节点、低电源节点、输出反相器和偏置电路。所述输出反相器包含串联电连接在所述上拉节点与所述下拉节点之间的上拉晶体管和下拉晶体管。所述输出节点电连接在所述上拉晶体管与所述下拉晶体管之间。所述下拉晶体管具有跨越所述下拉晶体管的劣化电压电位，所述下拉晶体管被配置为在所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。所述偏置电路被配置为控制所述上拉节点和所述下拉节点处的电压电位以使得所述输出反相器能够在所述输出节点处断言大于所述劣化电压电位的输出电压电位，所述劣化电压电位高于所述低电源节点处的低电源电压电位。
6.在一些实施例中，一种设备包含：一对位线，所述一对位线电连接到存储器单元阵列；感测放大器，所述感测放大器包含跨越所述一对位线电连接的位线均衡(bleq)晶体管；以及bleq驱动器电路。所述bleq驱动器电路被配置为在预充电操作期间驱动所述bleq晶体管的栅极端子的bleq电压电位以经由所述bleq晶体管将所述一对位线彼此电连接以对所述一对位线进行预充电。所述bleq驱动器电路包含输出反相器和偏置电路。所述输出反相器包含电连接在所述输出反相器的输出节点与所述输出反相器的下拉节点之间的下拉晶体管。所述输出节点电连接到所述bleq晶体管的所述栅极端子。所述下拉晶体管具有跨越
所述下拉晶体管的劣化电压电位，所述下拉晶体管被配置为在所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。所述偏置电路被配置为对所述输出反相器进行偏置以使得所述输出反相器能够利用比所述劣化电压电位高的位线均衡电压电位来驱动所述bleq晶体管的所述栅极端子，所述劣化电压电位高于所述bleq驱动器电路的低电源电压电位。
7.在一些实施例中，一种驱动位线均衡晶体管的栅极端子的方法包含：触发感测放大器的预充电操作；响应于所述触发而向上拉晶体管的源极端子施加隔离电压电位，所述隔离电压电位大于比低电源电压电位大的劣化电压电位。所述方法还包含响应于所述触发而向所述下拉晶体管的源极端子施加偏置电压电位。所述上拉晶体管的漏极端子在输出节点处电连接到所述下拉晶体管的漏极端子。所述下拉晶体管被配置为在跨越所述下拉晶体管的所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。所述方法还包含：响应于所述触发而利用所述上拉晶体管将所述隔离电压电位驱动到所述输出节点；以及响应于将所述隔离电压电位驱动到所述输出节点而利用所述位线均衡晶体管将第一位线电连接到第二位线。
8.在一些实施例中，一种计算系统包含一或多个处理器和存储器装置。所述存储器装置电连接到所述一或多个处理器。所述存储器装置包含：存储器单元阵列；一对位线，所述一对位线电连接到所述存储器单元阵列；感测放大器，所述感测放大器包含电连接在所述一对位线之间的位线均衡(bleq)晶体管；以及位线均衡驱动器电路。所述位线均衡驱动器电路包含输出反相器，所述输出反相器被配置为向所述bleq晶体管的栅极端子提供bleq电压电位。所述bleq电压电位响应于预充电操作的触发以对所述一对位线进行预充电而断言的电压电位大于跨越所述输出反相器的下拉晶体管的劣化电压电位，所述下拉晶体管被配置为在所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。
附图说明
9.尽管本公开以特别指出并清楚地要求保护特定实施例的权利要求书而结束，但是可以从以下结合附图阅读的描述中更容易地确定本公开范围内的实施例的各种特征和优点，在附图中：
10.图1是根据一些实施例的存储器装置的电路示意图；
11.图2是根据一些实施例的可用于图1的存储器装置的bleq驱动器电路的位线均衡(bleq)驱动器电路的电路示意图；
12.图3是根据一些实施例的图2的bleq驱动器电路的信号的信号时序图；
13.图4是校准电路的电路示意图，该校准电路是图2的校准电路的一个实例；
14.图5是校准电路的电路示意图，该校准电路是图2的校准电路的另一个实例；
15.图6是校准电路的电路示意图，该校准电路是图2的校准电路的又一实例；
16.图7是根据一些实施例的可用于图1的存储器装置的bleq驱动器电路的另一个bleq驱动器电路的电路示意图；
17.图8是根据一些实施例的图7的bleq驱动器电路的信号的信号时序图；
18.图9是示出根据一些实施例的驱动位线均衡晶体管的栅极端子的方法的流程图；
19.图10是根据一些实施例的计算系统的框图；并且
20.图11是在一些实施例中可用于实施本文所公开的各种功能、操作、动作、过程和/
或方法的电路的框图。
具体实施方式
21.在以下详细描述中，参考附图，所述附图形成所述详细描述的一部分并且通过图示示出其中可以实践本公开的特定实例性实施例。足够详细地描述了这些实施例以使得本领域普通技术人员能够实践本公开。然而，在不脱离本公开的范围的情况下，可以利用本文实现的其它实施例，并且可以进行结构、材料和工艺改变。
22.本文呈现的图示并不意味着是任何特定方法、系统、装置或结构的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。在一些范例中，为了方便读者，各个附图中的类似结构或部件可以保留相同或类似的编号；然而，编号上的相似性不一定意味着结构或部件在大小、组成、配置或任何其它属性上是相同的。
23.以下描述可包含有助于使本领域普通技术人员能够实践所公开的实施例的实例。术语“示范性”、“通过实例”和“例如”的使用意味着相关描述是解释性的，并且尽管本公开的范围旨在包含实例和法律等同物，但是此类术语的使用并不旨在将实施例或本公开的范围限制为指定的部件、步骤、特征、功能等。
24.应当易于理解，如本文总体上描述并且在附图中示出的实施例的部件可以以多种不同的配置来布置和设计。因此，以下对各种实施例的描述并非旨在限制本公开的范围，而仅仅是各种实施例的代表。除非具体指示，否则尽管可在附图中呈现了实施例的各个方面，但是附图不一定按比例绘制。
25.此外，除非本文另外指定，否则所示出和描述的特定实施方案仅是实例，而不应当被解释为实施本公开的唯一方式。元件、电路和功能可以框图的形式示出，以免以不必要的细节模糊本公开。相反，除非本文另外指定，否则所示出和描述的特定实施方案仅是范例性，而不应当被解释为实施本公开的唯一方式。另外，框定义和各个框之间的逻辑划分是特定实施方案的范例。对于本领域普通技术人员显而易见的是，本公开可以通过许多其它划分方案来实施。在很大程度上，已经省略了关于定时考虑等的细节，其中此类细节对于获得对本公开的完整理解不是必需的，并且在相关领域的普通技术人员的能力范围内。
26.本领域普通技术人员应当理解，可以使用各种不同科技和技术中的任一种来表示信息和信号。为了便于呈现和描述，一些附图可以将信号示为单个信号。本领域普通技术人员将理解，信号可以表示信号总线，其中总线可以具有各种位宽度，并且本公开可以在包含单个数据的任何数量的数据信号上实施。
27.结合本文所公开的实施例描述的各种说明性逻辑块、模块和电路可用以下各项实施或执行：通用处理器、专用处理器、数字信号处理器(dsp)、集成电路(ic)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件部件或其被设计成执行本文描述的功能的任何组合。通用处理器(本文中也可称为主机处理器或简称为主机)可为微处理器，但是在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可以被实施为计算装置的组合，诸如dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核或者任何其它这样的配置。包含处理器的通用计算机被认为是专用计算机，而通用计算机被配置为执行与本公开的实施例相关的计算指令(例如，软件代码)。
28.可以根据被描绘为流程图、流程图表、结构图或框图的过程来描述实施例。尽管流程图可以将操作动作描述为顺序过程，但是这些动作中的许多动作可以另一种顺序、并行地或大致上并发地执行。另外，可以重新布置动作的顺序。过程可对应于方法、线程、函数、过程、子例程、子程序、其它结构或其组合。此外，本文所公开的方法可被实施于硬件、软件或两者中。如果以软件实施，则该功能可以作为计算机可读介质上的一或多个指令或代码来存储或传输。计算机可读介质包含计算机存储介质和通信介质(包含促进将计算机程序从一处传送到另一处的任何介质)两者。
29.在本文使用诸如“第一”、“第二”等名称对元件的任何引用并不限制那些元件的数量或顺序，除非明确说明此限制。更确切地，这些名称在本文中可以用作区分两个或更多个元件或元件实例的便利方法。因此，对第一和第二元件的引用并不意味着在此仅可以采用两个元件，或者第一元件必须以某种方式在第二元件之前。另外，除非另有说明，否则一组元件可包含一或多个元件。
30.如本文中所使用的，关于给定参数、特性或条件的术语“大致上”意味着并且在一定程度上包括本领域的普通技术人员将理解满足具有微小程度的差异的给定参数、特性或条件，诸如例如在可接受的制造公差范围内。例如，取决于基本满足的特定参数、特性或条件，所述参数、特性或条件可以为至少90％满足，至少95％满足或者甚至至少99％满足。
31.如本文所使用的，术语“电连接”是指直接(即，没有中间电元件电连接在其间)和间接(即，一或多个中间元件电连接在其间)电连接。
32.如本文所使用的，术语“活性材料”或“扩散材料”是指已经掺杂以充当金属氧化物半导体(mos)场效应晶体管(fet)(mosfet)中的沟道材料的半导体材料。具有已经主要掺杂有施主杂质的沟道材料的mosfet晶体管在本文中称为n型mos(nmos)晶体管，因为充当nmos晶体管的沟道材料的活性材料包含n型半导体材料。类似地，具有已经主要掺杂有三价或受体杂质的沟道材料的mosfet晶体管在本文中称为p型mos(pmos)晶体管，因为充当pmos晶体管的沟道材料的活性材料包含p型半导体材料。
33.如本文所使用的，术语“二极管连接式晶体管”是指其栅极端子电连接到其漏极端子的mosfet晶体管。
34.如本文所使用的，术语“断言”在参考晶体管的栅极端子上的电压电位或其它电信号的断言使用时是指施加适当的电压电位以“导通”晶体管，或者换句话说，使晶体管以饱和状态操作，在该饱和状态中，晶体管的源极端子和漏极端子通过晶体管彼此电连接。作为扩展，术语“解除断言”在参考晶体管的栅极端子上的电压电位或其它电信号的解除断言使用时是指施加适当的电压电位以“关断”晶体管，或者换句话说，使晶体管以截止状态操作，在该截止状态中，晶体管的源极端子和漏极端子通过晶体管彼此电隔离。
35.对存储器装置的持续较快操作速度的市场需求推动了在执行读操作之前对与存储器单元阵列中的存储器单元电连接的位线进行预充电的存储器装置的开发。在读操作期间，如果将位线预充电到逻辑电平电压电位的极端值之间的大致一半的电压电位电平，则将位线电压电位到适当逻辑电平的摆动时间限制为在逻辑电平的极端值之间的大致一半电压电位范围中转变的时间。
36.在一些范例中，可能需要在大致上相同的时间将两个位线预充电到大致上相同的电压电位。晶体管可电耦合在这两个位线之间，并且可在预充电操作期间断言晶体管的栅
极端子。结果，可在预充电操作期间使位线的电压电位均衡。
37.从栅极端子上的位线均衡(bleq)电压电位的断言到位线上的电压电位均衡到十毫伏(10mv)内的时间段在本文中称为预充电时间段或“trp”。考虑到对连续更快的操作速度的市场需求，期望将预充电时间段最小化。
38.除存储器装置的较快操作速度以外的另一市场需求是对越来越小尺寸的存储器装置(例如但不限于，较小芯片面积或“基板面(real estate)”)的市场需求。有时这些市场需求可能彼此对立。例如，可通过增加与位线电连接的存储器单元的数量来提高芯片尺寸效率，这将导致位线的长度增加以容纳较大数量的存储器单元。然而，增加位线的长度会增加位线的寄生阻抗(例如但不限于，电阻和电容)，这又将会增加预充电时间段(因为预充电时间段与位线的电阻和电容的乘积成比例)。
39.减少预充电时间段的一种方式是增加将位线电连接在一起的bleq晶体管的电导率，这将减小位线之间的电阻。bleq晶体管的电导率的增加可以用于使得能够使用更长的位线，或者仅仅提供更短的预充电时间段。增加bleq晶体管的电导率的一种方式是增加bleq晶体管的栅极端子处的断言电压电位的强度。作为非限制性实例，对于nmos bleq晶体管，可以通过增大栅极端子上的断言的电压电位来增大电导率，而对于pmos bleq晶体管，可以通过减小栅极端子上的断言的电压电位来增大电导率。
40.然而，由于对较小尺寸装置的市场需求，可以使用短栅极长度和/或薄氧化物晶体管来实施用于断言bleq晶体管的栅极端子上的bleq电压电位的驱动电路。然而，如果跨越晶体管的电压电位大于晶体管的劣化电压电位，则短栅极长度和薄氧化物晶体管可能易于劣化。作为非限制性实例，栅极长度为大致五十纳米(nm)或更小的晶体管可被视为“短”栅极长度晶体管。同样作为非限制性实例，具有薄氧化物的晶体管可具有大致二十五埃或更小的氧化物厚度。如本文所使用的，术语“劣化电压电位”在关于晶体管使用时是源极端子与漏极端子之间的电压电位差，晶体管被配置为在该电压电位差以下操作而不会使晶体管劣化，而在该电压电位差以上，延长的暴露预期会使晶体管劣化。作为非限制性实例，如果用于驱动bleq电压电位的给定晶体管具有1.28伏(v)劣化电压电位，则晶体管可能响应于晶体管的源极端子与漏极端子之间大于1.28v的延长暴露而易于劣化。因此，增加可由一或多个短栅极长度及/或薄氧化物驱动晶体管驱动的bleq电压电位可能导致电压电位超过跨越一或多个驱动晶体管的劣化电压电位，这可能损害存储器装置的耐用性、寿命和适当操作。能持续增大电压电位的较大驱动晶体管的使用将与对小尺寸装置的市场需求相反。
41.本文公开了与bleq驱动器电路相关的设备、方法和计算系统，该bleq驱动器电路操纵被提供给驱动晶体管(例如，上拉晶体管和下拉晶体管)的偏置电压电位，以使得在不增大驱动晶体管尺寸并且不将驱动晶体管延长暴露于超过劣化电压电位的电压电位的情况下实现更高的bleq电压电位断言。结果，预充电时间段与那些与较低bleq电压电位断言相关联的预充电时间段相比可以减少而不损害驱动晶体管尺寸并且不使驱动晶体管劣化。
42.在一些实施例中，一种设备包含上拉节点、下拉节点、输出节点、低电源节点、输出反相器和偏置电路。所述输出反相器包含串联电连接在所述上拉节点与所述下拉节点之间的上拉晶体管和下拉晶体管。所述输出节点电连接在所述上拉晶体管与所述下拉晶体管之间。所述下拉晶体管具有跨越所述下拉晶体管的劣化电压电位，所述下拉晶体管被配置为在所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。所述偏置电路被配置为控制
所述上拉节点和所述下拉节点处的电压电位以使得所述输出反相器能够在所述输出节点处断言大于所述劣化电压电位的输出电压电位，所述劣化电压电位高于所述低电源节点处的低电源电压电位。
43.在一些实施例中，一种设备包含一对位线、感测放大器和bleq驱动器电路。所述一对位线电连接到存储器单元阵列。所述感测放大器包含跨越所述一对位线电连接的bleq晶体管。所述bleq驱动器电路被配置为在预充电操作期间驱动所述bleq晶体管的栅极端子的bleq电压电位以经由所述bleq晶体管将所述一对位线彼此电连接以对所述一对位线进行预充电。所述bleq晶体管包含输出反相器和偏置电路。所述输出反相器包含电连接在所述输出反相器的输出端子与所述输出反相器的下拉节点128之间的下拉晶体管。所述输出端子电连接到所述bleq晶体管的栅极端子。所述下拉晶体管具有跨越所述下拉晶体管的劣化电压电位，所述下拉晶体管被配置为在所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。所述偏置电路被配置为对所述输出反相器进行偏置以使得所述输出反相器能够利用比所述劣化电压电位高的位线均衡电压电位来驱动所述bleq晶体管的所述栅极端子，所述劣化电压电位高于所述bleq驱动器电路的低电源电压电位。
44.在一些实施例中，一种驱动bleq晶体管的栅极端子的方法包含：触发感测放大器的预充电操作；响应于所述触发而向上拉晶体管的源极端子施加隔离电压电位。所述隔离电压电位大于比低电源电压电位大的劣化电压电位。所述方法还包含响应于所述触发而向所述下拉晶体管的源极端子施加偏置电压电位。所述上拉晶体管的漏极端子在输出节点处电连接到所述下拉晶体管的漏极端子。所述下拉晶体管被配置为在跨越所述下拉晶体管的所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。所述方法还包含：响应于所述触发而利用所述上拉晶体管将所述隔离电压电位驱动到所述输出节点；以及响应于将所述隔离电压电位驱动到所述输出节点而利用所述位线均衡晶体管将第一位线电连接到第二位线。
45.图1是根据一些实施例的存储器装置100的电路示意图。存储器装置100包含存储器单元阵列104、第一位线106(dlt)、第二位线108(dlb)、感测放大器110、bleq驱动器电路102和存储器控制电路116。第一位线106和第二位线108电连接到存储器单元阵列104和感测放大器110。感测放大器110包含电连接在第一位线106与第二位线108之间的bleq晶体管120。bleq驱动器电路102被配置为在预充电操作期间驱动bleq晶体管120的栅极端子的bleq电压电位vbleq，以经由bleq晶体管120将第一位线106电连接到第二位线108，以使第一位线106和第二位线108均衡。
46.感测放大器110还包含位线预充电电压(vblp)生成器112和位线预充电晶体管132，该位线预充电晶体管被配置为选择性地将vblp生成器112电连接到第一位线106和第二位线108中的至少一个。vblp生成器112被配置为生成用于对第一位线106和第二位线108进行预充电的位线预充电电压电位vblp。bleq驱动器电路102还被配置为在预充电操作期间将位线预充电信号vblpre驱动到位线预充电晶体管132的栅极端子，以经由位线预充电晶体管132将第一位线106和第二位线108中的一个电连接到vblp生成器112，这可以向第一位线106和第二位线108提供由vblp生成器112生成的位线预充电电压电位vblp。
47.在感测操作期间，感测放大器110被配置为锁存存储器单元阵列104的存储器单元(未示出)的位。可以响应于sop信号和son信号而控制感测放大器到低电源电压电位vss和
高电源电压电位vary的电连接。而且，第一位线106和第二位线到局部输入/输出线liot和liob的电连接可由列选择信号cs控制。
48.存储器控制电路116被配置为分别使用预充电bleq控制信号vbleq和位线预充电信号vblpre来控制bleq驱动器电路102对bleq晶体管120和位线预充电晶体管132的驱动。在一些实施例中，预充电bleq控制信号vbleq和位线预充电信号vblpre可以是相同的信号(例如，晶体管120和132可以在相同的时间段期间导通)。存储器控制电路116被配置为控制偏置电路124使用预充电均衡控制信号pveqctrl来对输出反相器114进行偏置。
49.bleq驱动器电路102包含输出反相器114，该输出反相器包含电连接在输出反相器114的输出节点130与下拉节点128之间的下拉晶体管122。输出节点130电连接到bleq晶体管120的栅极端子(以及位线预充电晶体管132)。下拉晶体管122具有跨越下拉晶体管122的劣化电压电位(例如，1.28v)，下拉晶体管122被配置为在该劣化电压电位以下操作以避免下拉晶体管122的劣化。bleq驱动器电路102还包含电连接在上拉节点126与输出节点130之间的上拉晶体管118。
50.偏置电路124被配置为对输出反相器114进行偏置以使得输出反相器114能够利用比劣化电压电位高的位线均衡电压电位vbleq来驱动bleq晶体管120的栅极端子，该劣化电压电位高于bleq驱动器电路102的低电源电压电位vss。
51.在一些实施例中，参考图7和图8更详细地讨论了其实例，偏置电路124被配置为响应于转变到预充电操作而向下拉节点128施加低电源电压电位vss，并且向上拉节点126施加隔离电压电位viso达预定时间量，此后偏置电路124被配置为向上拉节点126施加均衡电压电位veq。隔离电压电位viso(例如，1.68v)大于比低电源电压电位vss(例如，0v)大(例如，大0.4v)的劣化电压电位。然而，均衡电压电位veq小于或等于比低电源电压电位vss大的劣化电压电位。
52.在预定时间段期间，上拉晶体管118处于导通状态，而bleq电压电位vbleq处于大致隔离电压电位。因此，跨越下拉晶体管122的电压电位大于劣化电压电位。尽管在预定时间段期间跨越下拉晶体管122的电压电位大于劣化电压电位，但是下拉晶体管122在预定时间段期间仅暴露于该过度电压电位。本公开的发明人已经观察到，将下拉晶体管122短暂暴露于超过劣化电压电位的电压电位不足以使下拉晶体管122劣化。结果，可以选择预定时间段的长度以防止下拉晶体管122的劣化，同时在预定时间段期间增大bleq晶体管120的电导率。
53.在一些实施例中，参考图2和图3更详细地讨论了其实例，偏置电路124被配置为响应于转变到预充电操作而向下拉节点128施加断开电压电位voff(未示出)并向上拉节点126施加隔离电压电位viso。断开电压电位voff大于低电源电压电位，并且如前所述，隔离电压电位viso大于比低电源电压电位vss大的劣化电压电位。然而，隔离电压电位小于或等于比低电源电压电位vss大的劣化电压电位。由于在bleq电压电位vbleq被断言时跨越下拉晶体管122的电压电位小于或等于劣化电压电位(即，大致为隔离电压电位viso减去断开电压电位voff)，因此可以增大bleq晶体管120的电导率，而不将下拉晶体管122暴露于超过劣化电压电位的电压电位。
54.在操作中，在触发预充电操作时，存储器控制电路116操纵预充电bleq控制信号pbleq和预充电均衡控制信号pveqctrl，以使输出反相器114断言bleq晶体管120的栅极端
子处的bleq电压电位vbleq。响应于bleq电压电位的断言，bleq晶体管120将第一位线106电连接到第二位线108。vblp生成器112向第一位线106和第二位线108提供预充电电压电位vblp。第一位线106和第二位线108预充电到预充电电压电位vblp。
55.图2是根据一些实施例的可用于图1的存储器装置100的bleq驱动器电路102的bleq驱动器电路200的电路示意图。bleq驱动器电路200包含图1的bleq驱动器电路102的输出反相器114、下拉节点128和上拉节点126。如前面所讨论的，输出反相器114包含串联电连接在上拉节点126与下拉节点128之间的输出节点130、上拉晶体管118和下拉晶体管122，其中输出节点130电连接在上拉晶体管118与下拉晶体管122之间。同样如前面所讨论的，下拉晶体管122具有跨越下拉晶体管122的劣化电压电位，下拉晶体管122被配置为在该劣化电压电位以下操作以避免下拉晶体管122的劣化。
56.bleq驱动器电路200还包含偏置电路216，该偏置电路是图1的偏置电路124的实例。偏置电路124包含偏置控制反相器208、偏置驱动反相器210、校准电路202、低电源晶体管212和感测放大器低功率晶体管214。偏置电路216被配置为控制上拉节点126和下拉节点128处的电压电位以使得输出反相器114能够在输出节点130处断言大于劣化电压电位的bleq电压电位vbleq，该劣化电压电位高于低电源节点处的低电源电压电位vss。更具体地，bleq驱动器电路200被配置为向上拉节点126提供隔离电压电位viso，该隔离电压电位大于比低电源电压电位vss高的劣化电压电位。而且，校准电路202被配置为通过低电源晶体管212向下拉节点128提供断开电压电位voff，该断开电压电位小于或等于比隔离电压电位viso低的劣化电压电位。结果，当输出反相器114将bleq电压电位vbleq断言为高于比低功率电压电位vss大的劣化电压电位的电平时，跨越下拉晶体管122的电压电位小于或等于劣化电压电位。参考图4、图5和图6讨论关于校准电路202的实例的更多细节。
57.偏置电路216被配置为选择性地向下拉节点128施加断开电压电位voff和感测放大器低功率电压电位vbbsa。低电源晶体管212电连接在下拉节点128与校准电路202之间，并且感测放大器低功率晶体管214电连接在下拉节点128与感测放大器低功率电压电位节点之间，该感测放大器低功率电压电位节点被配置为接收感测放大器低功率电压电位vbbsa。偏置驱动反相器210电连接在感测放大器低功率晶体管214的栅极端子与低电源晶体管212的栅极端子之间。结果，当感测放大器低功率晶体管214的栅极端子被断言从而导致低电源晶体管212将断开电压电位voff传导到下拉节点128时，低电源晶体管212的栅极端子被解除断言，从而将断开电压电位voff与下拉节点128电隔离。而且，当感测放大器低功率晶体管214的栅极端子被解除断言从而将感测放大器低功率电压电位vbbsa与下拉节点128电隔离时，低电源晶体管212的栅极端子被断言，从而将断开电压电位voff传导到下拉节点128。这样，每次向下拉节点128仅施加断开电压电位voff和感测放大器低功率电压电位中的一个。
58.偏置控制反相器208被配置为从存储器控制电路116(图1)接收预充电均衡控制信号pveqctrl，将预充电均衡控制信号pveqctrl反相，并反相的预充电均衡控制信号pveqctrl传递到感测放大器低功率晶体管214的栅极端子并传递到偏置驱动反相器210。因此，假设低电源晶体管212是nmos晶体管，则预充电均衡控制信号pveqctrl应被设置为逻辑电平高，以将断开电压电位电连接到下拉节点128。而且，预充电均衡控制信号pveqctrl应当被设置为逻辑电平低，以将感测放大器低功率电压电位vbbsa电连接到下拉节点128。
59.bleq驱动器电路200还包含控制驱动器204和控制反相器206。控制驱动器204被配置为从存储器控制电路116(图1)接收预充电bleq控制信号pbleq，并将预充电bleq控制信号pbleq驱动到控制反相器206。控制反相器206被配置为将被驱动的预充电bleq控制信号pbleq反相，并向输出反相器114输出反相的预充电bleq控制信号pbleq。结果，为了断言bleq电压电位vbleq，应当断言预充电bleq控制信号pbleq。
60.还可以向控制驱动器204和控制反相器206提供隔离电压电位viso以向控制驱动器204和控制反相器206供电。低电源电压电位可以被提供给控制驱动器204以向控制驱动器204供电。由于控制反相器206可包含与输出反相器114的下拉晶体管122类似的下拉晶体管(未示出)，因此也可以向控制反相器206提供断开电压电位voff。而且，由于控制反相器206由隔离电压电位viso和断开电压电位voff供电，因此当控制反相器206的输出被断言时，跨越控制反相器206的下拉晶体管的电压电位可小于或等于劣化电压电位。
61.偏置控制反相器208和偏置驱动反相器210可由大功率电压电位vcc和感测放大器低功率电压电位vbbsa供电。
62.图3是根据一些实施例的图2的bleq驱动器电路200的信号300的信号时序图。信号300包含pbleq信号302(对应于图2的预充电bleq控制信号pbleq)、pveqctrl信号304(对应于图2的预充电均衡控制信号pveqctrl)、vbleq信号306(对应于图2的bleq电压电位vbleq)和下拉节点信号308(对应于图2的下拉节点128的电压电位)。图3还示出了第一预充电时间段312、感测时间段316、第二预充电时间段314，以及在感测时间段316结束时的触发事件310(例如，pbleq信号302的断言)，该触发事件触发从感测时间段316到第二预充电时间段314的转变。
63.共同参考图2和图3，在操作中，在第一预充电时间段312期间，可对第一位线106和第二位线108进行预充电。vbleq信号306被断言以使bleq晶体管120(图1)导通，从而将第一位线106(图1)电连接到第二位线108(图1)。因此，pbleq信号302和pveqctrl信号304被断言。在第一预充电时间段312期间pbleq信号302和pveqctrl信号304的电压电位可以大致上是大功率电压电位vcc。
64.在pveqctrl信号304被断言的情况下，感测放大器低功率晶体管214的栅极端子被解除断言，从而将下拉节点128与感测放大器低功率电压电位vbbsa电隔离。而且，低电源晶体管212的栅极端子被断言，从而将下拉节点128电连接到由校准电路202提供的断开电压电位voff。结果，下拉节点信号308在第一预充电时间段312期间大致上是断开电压电位voff。此外，在pbleq信号302被断言的情况下，vbleq信号306被提供给输出反相器114的输出节点130。结果，跨越下拉晶体管122的电压电位为vbleq-voff，其小于或等于下拉晶体管122的劣化电压电位。作为非限制性实例，veq可大致为1.68v，voff可大致为0.4v，并且下拉晶体管122的劣化电压电位可大致为1.28v。
65.感测时间段316可以在第一预充电时间段312之后，如图3所示。在感测时间段316期间，pbleq信号302和pveqctrl信号304可以被解除断言。在图2和图3的实施例中，pbleq信号302和pveqctrl信号304可以分别转变到低功率电压电位vss和感测放大器低功率电压电位vbbsa。结果，感测放大器低功率晶体管214的栅极端子被断言，从而将下拉节点128电连接到感测放大器低功率晶体管214。而且，低电源晶体管212的栅极端子被解除断言，从而将下拉节点128与断开电压电位电隔离。因此，下拉节点信号308可在感测时间段316期间转变
到感测放大器低功率电压电位vbbsa。
66.在pbleq信号302在感测时间段316期间被解除断言的情况下，vbleq信号306可被解除断言为逻辑电平低电压电位(例如，大致上vbbsa)。因此，bleq晶体管120(图1)的栅极端子可被解除断言，并且bleq晶体管120可将第一位线106与第二位线108电隔离。
67.响应于触发事件310触发转变到第二预充电时间段314，pbleq信号302、pveqctrl信号304、vbleq信号306和下拉节点信号308可以转变到与上文针对第一预充电时间段312描述相同的电平。因此，bleq晶体管120(图1)的栅极端子可由vbleq信号306在大致上隔离电压电位viso处断言，这可强烈断言bleq晶体管120的栅极端子并且使bleq晶体管120将第一位线106(图1)电连接到第二位线108(图1)。在第二预充电时间段314中，类似于第一预充电时间段312，跨越上拉晶体管118的电压电位可不超过劣化电压电位，尽管在隔离电压电位viso下强烈驱动bleq晶体管120的栅极。
68.图4是校准电路400的电路示意图，该校准电路是图2的校准电路202的一个实例。校准电路400包含电压调节器电路402，该电压调节器电路被配置为提供断开电压电位voff。电压调节器电路402的输入可包含参考电压电位vref和en信号。电压调节器电路402可由电源电压电位vdd(例如，1v)供电。电压调节器电路402可被配置为响应于参考电压电位vref和/或en信号而控制断开电压电位voff的电压电平。作为非限制性实例，由由电压调节器电路402提供的断开电压电位voff可大致为约0.4v。
69.图5是校准电路500的电路示意图，该校准电路是图2的校准电路202的另一个实例。校准电路500包含二极管连接式晶体管502，其包含体端子。二极管连接式晶体管502的源极端子电连接到低电源节点，该低电源节点被配置为接收低功率电压电位vss。二极管连接式晶体管502的漏极端子被配置为向下拉节点128(图2)提供断开电压电位voff。
70.校准电路500还包含偏置节点，该偏置节点被配置为接收不同的偏置电压电位(不限于vss、vnwl、vbbsa和vbb)。校准电路500还包含电连接在偏置节点与二极管连接式晶体管的体端子之间的晶体管(不限于第一晶体管504、第二晶体管506、第三晶体管508和第四晶体管510)。
71.校准电路500还包含控制电路512，该控制电路电连接到晶体管的栅极节点。控制电路被配置为选择性地断言栅极节点中的一个上的控制信号(例如，信号a、b、c或d中的一个)以选择性地向二极管连接式晶体管502的体端子施加偏置电压电位中的一个(例如，vss、vnwl、vbbsa或vbb)。
72.校准电路500被配置为根据不同的偏置电压电位中的哪一个电连接到体端子来利用体效应改变二极管连接晶体管502的阈值电压电位。由于二极管连接式晶体管502是二极管连接的，因此作为栅极到源极电压电位的阈值电压电位也是二极管连接式晶体管502的漏极到源极电压电位。因此，当阈值电压电位响应于施加到二极管连接式晶体管502的体端子的偏置电压电位的变化而变化时，跨越二极管连接式晶体管502的漏极到源极电压电位也变化。结果，控制电路512可通过选择性地断言信号a、b、c或d中的一个来调节二极管连接式晶体管502的漏极端子处的断开电压电位voff。作为非限制性实例，信号a、b、c或d中的一个的断言可使断开电压电位voff大致上为0.4v。
73.图6是校准电路600的电路示意图，该校准电路是图2的校准电路202的又一实例。校准电路600包含二极管连接式晶体管(不限于二极管连接式晶体管602、二极管连接式晶
体管604、二极管连接式晶体管606、二极管连接式晶体管608)。二极管连接式晶体管的源极端子和体端子电连接到低电源节点，该低电源节点被配置为接收低电源电压电位vss。二极管连接式晶体管中的每一个具有不同的宽长比，以在二极管连接式晶体管的漏极端子处生成不同的偏置电压电位(例如但不限于voffa、voffb、voffc和voffd)。作为非限制性实例，二极管连接式晶体管中的每一个可具有大致相同的宽度，但是具有不同的长度。在一些实施例中，二极管连接式晶体管602可具有长度l，二极管连接式晶体管604可具有长度2xl(其中“x”是乘法运算符)，二极管连接式晶体管606可具有长度3xl，并且二极管连接式晶体管608可具有长度4xl。
74.校准电路600还包含晶体管(例如，第一晶体管610、第二晶体管612、第三晶体管614和第四晶体管616)。这些晶体管中的每一个电连接到二极管连接式晶体管中的不同的一个的漏极端子。校准电路600还包含控制电路618，该控制电路电连接到晶体管的栅极节点。该控制电路被配置为选择性地断言栅极节点中的一个上的控制信号(例如但不限于，控制信号a、b、c和d)以选择性地将不同的偏置电压电位voffa、voffb、voffc和voffd中的一个作为断开电压电位voff提供到下拉节点128(图2)。结果，控制电路618可通过选择性地断言信号a、b、c或d中的一个来调节断开电压电位voff。作为非限制性实例，信号a、b、c或d中的一个的断言可使断开电压电位voff大致上为0.4v。
75.图4的校准电路400、图5的校准电路500和图6的校准电路600中的任何一个都可以用作图2的bleq驱动器电路200的校准电路202，以提供断开电压电位voff。断开电压电位voff增加到低功率电压电位vss以上使得隔离电压电位viso的(由图2的输出反相器114提供的)驱动电压电位能够增加到低功率电压电位vss以上，该隔离电压电位viso大于下拉晶体管122的劣化电压电位。应注意，图4的校准电路400可具有与其相关联的相对较高的成本以实施电压调节器电路402。还应注意，至少由于相应的控制电路512和控制电路618，因此校准电路500和校准电路600可具有与其相关联的相对较高级别的复杂性。图7示出了图2的bleq驱动器电路102的另一个实施方案，其与图4的校准电路400相比具有较低的成本，并且分别与图5和图6的校准电路500和校准电路600相比具有较低的复杂度。
76.图7是根据一些实施例的可用于图1的存储器装置100的bleq驱动器电路102的另一个bleq驱动器电路700的电路示意图。图7的bleq驱动器电路700在bleq电压电位vbleq的断言期间在短时间段内跨越下拉晶体管122施加大于劣化电压电位的电压电位，而不是在如上文关于图2的bleq驱动器电路200讨论断言bleq电压电位vbleq时向下拉节点128提供高于低电源电压电位vss的断开电压电位voff(图2)。在短时间段之后，bleq驱动器电路700将跨越下拉晶体管122的电压电位降低到小于或等于劣化电压电位。
77.类似于图2的bleq驱动器电路200，bleq驱动器电路700包含控制驱动器204、控制反相器206和输出反相器114。如先前所讨论，控制驱动器204被配置为从存储器控制电路116(图1)接收预充电bleq控制信号pbleq，并驱动预充电bleq控制信号pbleq以向控制反相器206提供被驱动的预充电bleq控制信号pbleq。而且，控制反相器206被配置为将被驱动的预充电bleq控制信号pbleq信号反相，以生成反相的预充电bleq控制信号pbleq，并向输出反相器114提供反相的预充电bleq控制信号pbleq。与图2的bleq驱动器电路200相反，控制驱动器204由均衡电压电位veq和低电源电压电位vss供电。均衡电压电位veq小于或等于比低电源电压电位vss高的劣化电压电位。而且与图2的bleq驱动器电路200相反，控制反相器
206由均衡电压电位veq和低电源电压电位vss供电。
78.bleq驱动器电路700还包含偏置电路712，该偏置电路可用作图1的偏置电路124。类似于图2的偏置电路216，偏置电路712包含偏置控制反相器208、偏置驱动反相器210、低电源晶体管212和感测放大器低功率晶体管214。类似于图2的低电源晶体管212，偏置控制反相器208被配置为从存储器控制电路116(图1)接收预充电均衡控制信号pveqctrl。同样类似于图2的低电源晶体管212，偏置控制反相器208和偏置驱动反相器210由高电源电压电位vcc和感测放大器低电源电压电位vbbsa供电。然而，与图2的bleq驱动器电路200相反，偏置电路712的低电源晶体管212的漏极端子电连接到低电源电压电位节点(vss)，而不是被配置为提供断开电压电位voff(图2)的校准电路。换句话说，偏置电路712被配置为在bleq电压电位vbleq的断言期间将下拉节点128电连接到低电源节点。结果，在bleq电压电位vbleq的断言期间，偏置电路712被配置为向下拉节点128提供低功率电压电位。然而，类似于图2的低电源晶体管212，在bleq电压电位vbleq被解除断言的感测操作期间，偏置电路712被配置为向下拉节点128提供感测放大器低功率电压电位vbbsa。
79.偏置电路712还包含电连接在隔离电压电位节点(viso)与上拉节点126之间的第一偏置晶体管(隔离电压电位晶体管706)。隔离电压电位节点被配置为接收隔离电压电位viso，其大于比低电源电压电位vss大的劣化电压电位。偏置电路712还包含电连接在均衡电压电位节点(veq)与上拉节点126之间的第二偏置晶体管(均衡电压电位晶体管708)。均衡电压电位节点被配置为接收均衡电压电位veq，其小于或等于比低电源电压电位vss大的劣化电压电位。
80.偏置电路712还包含电连接在第一偏置晶体管(隔离电压电位晶体管706)的第一栅极与第二偏置晶体管(均衡电压电位晶体管708)的第二栅极之间的偏置反相器(脉冲反相器704)。因此，当隔离电压电位晶体管706的栅极端子被断言时，均衡电压电位晶体管708的栅极端子被解除断言。同样，当隔离电压电位晶体管706的栅极端子被解除断言时，均衡电压电位晶体管708的栅极端子被断言。结果，每次只有隔离电压电位晶体管706和均衡电压电位晶体管708中的一个导通，并且通过扩展，每次只有隔离电压电位viso和均衡电压电位veq中的一个施加到上拉节点126。
81.偏置电路712包含脉冲生成器710和脉冲驱动器702，该脉冲驱动器被配置为在pulse-eqf信号上向脉冲反相器704提供脉冲，以在脉冲期间将隔离电压电位节点(viso)电连接到上拉节点126，否则电连接到均衡电压电位veq。脉冲生成器710被配置为响应于由感测放大器(例如，图1的感测放大器110)转变为预充电操作而生成脉冲。例如，在图7的实施例中，脉冲生成器710被配置为接收预充电bleq控制信号pbleq，并且当预充电bleq控制信号pbleq断言时生成脉冲，这可为用于转换到预充电操作的触发事件。
82.与图2的bleq驱动器电路200相比，bleq驱动器电路700将具有较小的布局影响(例如，芯片面积影响)，因为未使用电压调节器和控制电路。然而，bleq驱动器电路700至少在短时间内强烈地断言bleq电压电位vbleq，这增加bleq晶体管120(图1)的电导率，并且又减少使第一位线106(图1)与第二位线108(图1)均衡的时间量(trp)。
83.图8是根据一些实施例的图7的bleq驱动器电路700的信号800的信号时序图。信号800包含pulse-eqf信号802(对应于图7的pulse-eqf信号)、pbleq信号804(对应于图7的预充电bleq控制信号pbleq)、pveqctrl信号806(对应于图7的预充电均衡控制信号
pveqctrl)、vbleq信号808(对应于图7的bleq电压电位vbleq)和下拉节点信号810(对应于图7的下拉节点128上的电压电位)。示出了第一预充电时间段812、第一感测时间段814、第二预充电时间段818和第二感测时间段820期间的信号800。
84.共同地参考图7和图8，在第一预充电时间段812期间(例如，第一预充电时间段812结束时)，在大致上vcc时断言pveqctrl信号806。结果，低电源晶体管212的栅极端子被断言，而感测放大器低功率晶体管214的栅极端子被解除断言，从而将低电源电压电位vss传导到下拉节点128。如图8所示，在第一预充电时间段812期间，下拉节点信号810处于低电源电压电位vss。
85.在第一预充电时间段812期间，pbleq信号804也被断言。然而，在所示的第一预充电时间段812的片段中，pulse-eqf信号802的脉冲已经通过。结果，pulse-eqf信号802在图8所示的第一预充电时间段812的片段期间大致上处于隔离电压电位。在pulse-eqf信号802处于隔离电压电位viso的情况下，均衡电压电位晶体管708的栅极端子被断言，而隔离电压电位晶体管706的栅极端子被解除断言，从而将均衡电压电位传导到上拉节点126。因此，响应于pbleq信号804在第一预充电时间段812期间被断言，vbleq信号808也被断言为大致上均衡电压电位veq，因为上拉节点126大致上处于均衡电压电位veq。
86.在从第一预充电时间段812转变到第一感测时间段814时，pveqctrl信号806被解除断言到大致上感测放大器低电源电压电位vbbsa。因此，感测放大器低功率晶体管214的栅极端子被断言，而低电源晶体管212的栅极端子被解除断言，从而将感测放大器低电源电压电位vbbsa传导到下拉节点128。因此，下拉节点信号810在第一感测时间段814期间大致上处于感测放大器低电源电压电位vbbsa。
87.在第一感测时间段814期间，pbleq信号804也被解除断言到大致上感测放大器低电源电压电位vbbsa。在第一感测时间段814期间，pulse-eqf信号802保持被断言处于大致上隔离电压电位viso。因此，均衡电压电位veq经由隔离电压电位晶体管706传导到上拉节点126。然而，响应于在第一感测时间段814期间pbleq信号804被解除断言，vbleq信号808也被解除断言到大致上感测放大器低电源电压电位vbbsa。
88.发生触发事件816以触发从第一感测时间段814转变到第二预充电时间段818。作为非限制性实例，pbleq信号804和pveqctrl信号806可作为触发事件816断言为大致上vcc，从而触发bleq驱动器电路700转变到第二预充电时间段818。因此，类似于参考第一预充电时间段812所讨论的，将低电源电压电位vss传导到下拉节点128。结果，在第二预充电时间段818期间，下拉节点信号810处于低电源电压电位vss。
89.响应于pbleq信号804被断言，脉冲生成器710在第二预充电时间段818的第一部分期间在pulse-eqf信号802中生成脉冲822(大致上低电源电压电位vss)。响应于脉冲822，隔离电压电位晶体管706导通，而均衡电压电位晶体管708关断，从而将隔离电压电位传导到上拉节点126。结果，在脉冲822期间，vbleq信号808被驱动到大致上隔离电压电位viso。然而，在脉冲之后但仍在第二预充电时间段818期间，均衡电压电位晶体管708将均衡电压电位传导到上拉节点126。因此，在脉冲822之后但仍在第二预充电时间段818期间，vbleq信号808被驱动到大致上均衡电压电位veq。
90.在脉冲822期间，跨越下拉晶体管122的电压电位大致上是隔离电压电位viso减去低电源电压电位vss(viso-vss)，其大于劣化电压电位。然而，由于脉冲822仅保持相对较短
的时间段，因此下拉晶体管122不会劣化。对于第二预充电时间段818的剩余部分，跨越下拉晶体管122的电压电位大致上是均衡电压电位veq减去低电源电压电位vss(veq-vss)，其小于或等于劣化电压电位。在第二预充电时间段之后，在第二感测时间段820期间，信号800转变到与针对第一感测时间段814讨论的值类似的值。
91.图9是示出根据一些实施例的驱动位线均衡晶体管的栅极端子的方法900的流程图。在操作902中，方法900触发感测放大器的预充电操作。作为非限制性实例，触发器可以是触发事件(例如，触发事件310、触发事件816)，诸如存储器控制电路116(图1)对pbleq信号(图1、图2、图7)(例如，图3的pbleq信号302、图8的pbleq信号804)的断言。
92.在操作904中，方法900响应于触发而向上拉晶体管(例如，图1、图2、图7的上拉晶体管118)的源极端子施加隔离电压电位(viso)(操作902)。隔离电压电位viso大于比低电源电压电位vss大的劣化电压电位。
93.在操作906中，方法900响应于触发而向下拉晶体管(例如，图1、图2、图7的下拉晶体管122)的源极端子施加偏置电压电位(操作902)。上拉晶体管的漏极端子在输出节点(例如，图1、图2、图7的输出节点130)处电连接到下拉晶体管的漏极端子。所述下拉晶体管被配置为在跨越所述下拉晶体管的所述劣化电压电位以下操作以避免所述下拉晶体管的劣化。在一些实施例中，向下拉晶体管的源极端子施加偏置电压电位包含向上拉晶体管的源极端子施加断开电压电位voff，其中断开电压电位voff小于或等于比隔离电压电位viso小的劣化电压电位。
94.在操作908中，方法900响应于触发而利用上拉晶体管将隔离电压电位viso驱动到输出节点(操作902)。在一些实施例中，将隔离电压电位viso驱动到输出节点包含断言上拉晶体管的栅极端子并解除断言下拉晶体管的栅极端子。在一些实施例中，将隔离电压电位viso驱动到输出节点包含在向上拉晶体管的源极端子施加隔离电压电位之后的预定时间段向上拉晶体管的源极端子施加均衡电压电位，其中该均衡电压电位小于或等于比低功率电压电位大的劣化电压电位，并且其中向下拉晶体管的源极端子施加偏置电压电位包含向上拉晶体管的源极端子施加低功率电压电位。
95.在操作910中，方法900响应于将隔离电压电位驱动到输出节点而利用位线均衡晶体管将第一位线(例如，图1的第一位线106)与第二位线(例如，图1的第二位线108)电连接(操作908)。
96.图10是根据一些实施例的计算系统1000的框图。计算系统1000包含一或多个处理器1004，其可操作地耦合到一或多个存储器装置1002、一或多个非易失性数据存储装置1010、一或多个输入装置1006和一或多个输出装置1008。在一些实施例中，计算系统1000包含个人计算机(pc)，诸如台式计算机、膝上型计算机、平板计算机、移动计算机(例如，智能电话、个人数字助理(pda)等)、网络服务器或其它计算机装置。
97.在一些实施例中，一或多个处理器1004可包含被配置为控制计算系统1000的中央处理单元(cpu)或其它处理器。在一些实施例中，一或多个存储器装置1002包含随机存取存储器(ram)，诸如易失性数据存储器(例如，动态ram(dram)、静态ram(sram)等)。在一些实施例中，一或多个非易失性数据存储装置1010包含硬盘驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(eprom)、其它非易失性数据存储装置或其任何组合。在一些实施例中，一或多个输入装置1006包含键盘1014、定点装置1018(例如，鼠标、跟踪板等)、麦克风
1012、小键盘1016、扫描仪1020、摄像头1028、其它输入装置或其任何组合。在一些实施例中，输出装置1008包含电子显示器1022、扬声器1026、打印机1024、其它输出装置或其任何组合。
98.本领域技术人员应当理解，本文公开的实施例的功能元件(例如，功能、操作、动作、过程和/或方法)可以任何合适的硬件、软件、固件或其组合来实施。图11示出了本文公开的功能元件的实施方案的非限制性实例。在一些实施例中，本文公开的功能元件的一些或所有部分可由被专门配置用于执行该功能元件的硬件来执行。
99.图11是在一些实施例中可用于实施本文所公开的各种功能、操作、动作、过程和/或方法的电路1100的框图。电路1100包含可操作地耦合到一或多个数据存储装置(本文有时称为“存储器1104”)的一或多个处理器1102(本文有时称为“处理器1102”)。存储器1104包含存储在其上的机器可执行代码1106，并且处理器1102包含逻辑电路1108。机器可执行代码1106包含描述可由逻辑电路1108实施(例如，执行)的功能元件的信息。逻辑电路1108适于实施(例如，执行)由机器可执行代码1106描述的功能元件。电路1100在执行由机器可执行代码1106描述的功能元件时应当被认为是被配置用于执行本文公开的功能元件的专用硬件。在一些实施例中，处理器1102可被配置为顺序地、并行地(例如，在一或多个不同的硬件平台上)或者在一或多个并行过程流中执行由机器可执行代码1106描述的功能元件。
100.当由处理器1102的逻辑电路1108实施时，机器可执行代码1106被配置为使处理器1102适于执行本文公开的实施例的操作。例如，机器可执行代码1106可被配置为使处理器1102适于执行图9的方法900的至少一部分或全部(例如，操作902、触发感测放大器的预充电操作)。作为另一个实例，机器可执行代码1106可被配置为使处理器1102适于执行针对图1的存储器控制电路116、图2的校准电路202、图5的控制电路512、图6的控制电路618和/或图7的脉冲生成器710讨论的操作的至少一部分或全部。
101.处理器1102可包含通用处理器、专用处理器、中央处理单元(cpu)、微控制器、可编程逻辑控制器(plc)、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、其它可编程装置或其被设计成执行本文公开的功能的任何组合。包含处理器的通用计算机被认为是专用计算机，而通用计算机被配置为执行与和本公开的实施例相关的机器可执行代码1106(例如，软件代码、固件代码、硬件描述)相对应的功能元件。应注意，通用处理器(本文中也可称为主机处理器或简称为主机)可为微处理器，但是在替代方案中，处理器1102可包含任何常规处理器、控制器、微控制器或状态机。处理器1102也可以被实施为计算装置的组合，诸如dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核或者任何其它这样的配置。
102.在一些实施例中，存储器1104包含易失性数据存储装置(例如，随机存取存储器(ram))、非易失性数据存储装置(例如，快闪存储器、硬盘驱动器、固态驱动器、可擦除可编程只读存储器(eprom)等)。在一些实施例中，处理器1102和存储器1104可以被实施为单个装置(例如，半导体装置产品、片上系统(soc)等)。在一些实施例中，处理器1102和存储器1104可以实施为分离装置。
103.在一些实施例中，机器可执行代码1106可包含计算机可读指令(例如，软件代码、固件代码)。作为非限制性实例，计算机可读指令可由存储器1104存储，由处理器1102直接访问，并由处理器1102使用至少逻辑电路1108来执行。而且作为非限制性实例，计算机可读
指令可以存储在存储器1104上，传送到存储器装置(未示出)以供执行，并且由处理器1102使用至少逻辑电路1108来执行。因此，在一些实施例中，逻辑电路1108包含电可配置逻辑电路1108。
104.在一些实施例中，机器可执行代码1106可以描述要在逻辑电路1108中实施以执行功能元件的硬件(例如，电路)。该硬件可以从低级晶体管布局到高级描述语言的多种抽象级别中的任一种来描述。在高级抽象中，可使用诸如ieee标准硬件描述语言(hdl)的硬件描述语言(hdl)。作为非限制性实例，可使用verilog
tm
、systemverilog
tm
或超大规模集成(vlsi)硬件描述语言(vhdl
tm
)。
105.hdl描述可根据需要被转换成许多其它抽象级别中的任何级别的描述。作为非限制性实例，可将高级描述转换成逻辑级描述，诸如寄存器传送语言(rtl)、门级(gl)描述、布局级描述或掩码级描述。作为非限制性实例，将由逻辑电路1108的硬件逻辑电路(例如但不限于，门、触发器、寄存器)执行的微操作可以rtl进行描述，然后由合成工具转换成gl描述，并且gl描述可以由布局和布线工具(placement and routing tool)转换成布局级描述，该布局级描述对应于可编程逻辑装置、离散门或晶体管逻辑、离散硬件部件或其组合的集成电路的物理布局。因此，在一些实施例中，机器可执行代码1106可包含hdl、rtl、gl描述、掩码级描述、其它硬件描述或其任何组合。
106.在其中机器可执行代码1106包含硬件描述(为任何抽象级别)的实施例中，系统(未示出，但包含存储器1104)可被配置为实施由机器可执行代码1106描述的硬件描述。作为非限制性实例，处理器1102可包含可编程逻辑装置(例如，fpga或plc)，并且逻辑电路1108可被电控制以将与硬件描述相对应的电路实施到逻辑电路1108中。而且作为非限制性实例，逻辑电路1108可包含由制造系统(未示出，但包含存储器1104)根据机器可执行代码1106的硬件描述制造的硬连线逻辑。
107.无论机器可执行代码1106包含计算机可读指令还是硬件描述，逻辑电路1108都适于执行在实施机器可执行代码1106的功能元件时由机器可执行代码1106描述的功能元件。应注意，尽管硬件描述可能不直接描述功能元件，但是硬件描述间接描述由硬件描述所描述的硬件元件能够执行的功能元件。
108.如本公开中所使用的，术语“模块”或“部件”可指代被配置为执行模块或部件的动作的特定硬件实施方案和/或可存储在计算系统的通用硬件(例如，计算机可读介质、处理装置等)上和/或由其执行的软件对象或软件例程。在一些实施例中，本公开中描述的不同部件、模块、引擎和服务可被实施为在计算系统上(例如，作为单独的线程)执行的对象或进程。尽管在本公开中描述的一些系统和方法通常被描述为以软件(存储在通用硬件上和/或由通用硬件执行)实施，但是特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的和可预期的。
109.如本公开中所使用的，关于多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一种。例如，短语“a、b、c、d或其组合”可指代a、b、c或d中的任一个；a、b、c和d中的每一个的组合；以及a、b、c或d的任何子组合，诸如a、b和c；a、b和d；a、c和d；b、c和d；a和b；a和c；a和d；b和c；b和d；或者c和d。
110.在本公开中并且特别是在所附权利要求(例如，所附权利要求书的主体)中所使用的术语一般期望为“开放”术语(例如，术语“包含(including)”应当被解释为“包含但不限
于”，术语“具有”应当被解释为“至少具有”，术语“包含(includes)”应当被解释为“包含但不限于”等)。
111.另外，如果需要特定数量的所介绍的权利要求叙述，则此类意图将明确叙述于权利要求中，并且在不存在此类叙述的情况下，不存在此类意图。例如，为帮助理解，所附权利要求可以使用介绍性短语“至少一个”及“一或多个”以引入权利要求叙述。然而，此类短语的使用不应视为暗示通过不定冠词“一(a/an)”引入权利要求叙述会将含有此所引入权利要求叙述的任何特定权利要求限于仅含有一个此叙述的实施例，即使相同权利要求包含引导性短语“一或多者”或“至少一个”及不定冠词(例如“一(a/an)”)(例如，“一(a/an)”应解释成表示“至少一个”或“一或多个”)；这同样适用于用于引入权利要求叙述的定冠词的使用。
112.另外，即使明确叙述了特定数量的所介绍权利要求叙述，但是本领域技术人员将认识到，此类叙述应解释成至少意谓所叙述的数量(例如，仅仅叙述“两种叙述”而无其它修饰词表示至少两种叙述或两种或两种以上叙述)。此外，在其中使用与“a、b和c等中的至少一个”或“a、b和c等中的一或多个”等类似的约定的那些情况下，通常此类结构旨在包含单独的a、单独的b、单独的c、a和b一起、a和c一起、b和c一起，或a、b和c一起等。
113.此外，无论在说明书、权利要求书还是在附图中，呈现两个或更多个替代术语的任何转折词语或短语都应当被理解为考虑了包含这些术语中的一个、这些术语中的一个或这两个术语的可能性。例如，短语“a或b”应当被理解为包含“a”或“b”或“a和b”的可能性。
114.尽管在本文已经关于某些示出的实施例描述了本公开，但是本领域普通技术人员将认识和理解本发明不限于此。相反，可以对所示出和描述的实施例进行许多添加/删除和修改，而不脱离如在下文中所要求保护的本发明的范围及其合法的等同物。另外，来自一个实施例的特征可以与另一个实施例的特征组合，同时仍然包含在本发明人所预期的本发明的范围内。