半导体封装的制作方法

半导体封装
1.相关申请的交叉引用
2.2020年8月19日在韩国知识产权局提交的题为：“半导体封装”的韩国专利申请no.10-2020-0104111通过引用整体并入本文。
技术领域
3.实施例涉及一种半导体封装，更具体地涉及一种包括重分布基板在内的半导体封装。


背景技术：

4.电子工业的飞速发展和用户的需求使得电子产品变得越来越小。为了制造紧凑、高性能和大容量的电子产品，不断研究和开发包括硅通孔(tsv)结构在内的半导体芯片和包括该半导体芯片的半导体封装。例如，对于半导体器件的高集成度，多个半导体芯片可以被堆叠以形成多芯片封装或系统级封装，在多芯片封装中，多个半导体芯片被安装在单个半导体封装中，且在系统级封装中，堆叠的不同芯片作为一个系统来操作。


技术实现要素：

5.根据一些示例实施例，一种半导体封装可以包括：重分布基板，包括介电层和在介电层中的布线图案，布线图案包括：水平延伸的线部分以及与线部分连接的通孔部分(via part)，通孔部分的宽度小于线部分的宽度；钝化层，在重分布基板的顶表面上，钝化层包括与介电层的材料不同的材料；导电柱，导电柱穿透钝化层并连接到通孔部分；以及连接端子，在导电柱的顶表面上。导电柱的顶表面与钝化层的顶表面之间的距离大于钝化层的厚度。
6.根据一些示例实施例，一种半导体封装可以包括：重分布基板，包括介电层和在介电层中的布线图案；钝化层，在介电层的顶表面上；导电柱，该导电柱穿透钝化层并电连接到布线图案；以及连接端子，在导电柱的顶表面上，连接端子的底表面在竖直水平上高于钝化层的顶表面。布线图案可以包括水平延伸的线部分和在线部分和导电柱的底表面之间的通孔部分。导电柱的底表面的宽度可以大于通孔部分的顶表面处的宽度。
7.根据一些示例实施例，一种半导体封装可以包括：重分布基板，包括介电层和在介电层中的多个布线图案，布线图案中的每一个包括水平延伸的线部分和在线部分上的通孔部分，通孔部分的宽度小于线部分的宽度；第一钝化层，在介电层的顶表面上；导电柱，该导电柱穿透第一钝化层并连接到通孔部分；第一连接端子，在导电柱的顶表面上；第二钝化层，在介电层的底表面上，第二钝化层覆盖线部分的底表面和侧表面；导电支撑图案，该导电支撑图案穿透第二钝化层并连接到线部分；以及第二连接端子，在导电支撑图案的底表面上。导电柱的厚度可以大于导电支撑图案的厚度。
附图说明
8.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
9.图1示出了根据一些示例实施例的半导体封装的横截面图。
10.图2a示出了图1的部分a的放大横截面图。
11.图2b示出了图1的部分b的放大横截面图。
12.图3至图9示出了图1的部分b的放大横截面图，示出了根据一些示例实施例的半导体封装。
13.图10至图17示出了根据一些示例实施例的制造半导体封装的方法中的一些阶段的横截面图。
14.图18示出了根据一些示例实施例的半导体封装的横截面图。
15.图19示出了图18的部分c的放大横截面图。
16.图20和图21示出了根据一些示例实施例的制造半导体封装的方法中的一些阶段的横截面图。
17.图22至图25示出了根据一些示例实施例的半导体封装的横截面图。
具体实施方式
18.在本说明书中，术语“顶表面”和“底表面”用于简要说明组件。然而，仅采用术语“顶表面”和“底表面”来将组件的一个表面与组件的另一表面区分开。根据一些示例实施例，关于包括在半导体封装中的任何组件的“顶表面”和“底表面”的语言可基于该半导体封装的布置方向互换地使用。因此，在一个实施例中被称为“顶表面”的任何表面可以在另一实施例中被称为“底表面”，并且在一个实施例中被称为“底表面”的任何表面可以在另一实施例中被称为“顶表面”。
19.图1示出了根据一些示例实施例的半导体封装的横截面图。图2a示出了图1的部分a的放大横截面图。图2b示出了图1的部分b的放大横截面图。
20.参照图1、图2a和图2b，半导体封装可以包括重分布基板100、在重分布基板100上的半导体芯片200、覆盖半导体芯片200的模制层400、以及将半导体芯片200连接到外部设备的连接构件。连接构件可以包括第一连接端子332、导电柱310、第二连接端子334和导电支撑图案320。半导体封装可以是扇出半导体封装。
21.重分布基板100可以包括介电层110和在介电层110中的布线图案120。介电层110可以包括堆叠在第一钝化层152的底表面和第二钝化层154的顶表面之间的介电图案112。例如，介电图案112可以包括无机材料，例如，氧化硅(siox)、氮化硅(sinx)和氧氮化硅(sion)中的一个或多个。在另一示例中，介电图案112可以包括光敏聚合物，例如，光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物中的一个或多个。介电层110可以包括竖直堆叠的三个介电图案112，但是示例实施例不限于此，例如，介电层110可以包括竖直堆叠的四个或更多个介电图案112。
22.布线图案120可以被设置在介电层110中。如图2a和图2b所示，布线图案120可以各自包括线部分122和通孔部分124。
23.布线图案120的线部分122可以水平地延伸。例如，线部分122可以在平行于介电图
案112的一个表面的方向上延伸，从而构成电路。线部分122可以具有与介电图案112的底表面共面的顶表面，并且还可以具有由介电图案112或第二钝化层154围绕的侧表面和底表面。线部分122的底表面可以平行于介电层110的顶表面110a和底表面110b。线部分122可以具有范围从约3μm到约5μm的厚度。
24.参照图2b，布线图案120的通孔部分124可以设置在布线图案120的线部分122上并连接到布线图案120的线部分122。通孔部分124可以定位成比线部分122更靠近介电层110的顶表面110a。通孔部分124的宽度可以小于线部分122的宽度。通孔部分124的宽度可以随着距介电层110的顶表面110a的距离的减小而减小。通孔部分124可以穿透介电图案112的至少一部分，从而电连接位于不同水平处的线部分122。另外，最上面的布线图案120的通孔部分124可以完全穿透最上面的介电图案112，从而将导电柱310电连接到最上面的布线图案120的线部分122。
25.每个布线图案120可以包括导电层126和种子层128。导电层126可以包括导电材料，例如金属。包括在导电层126中的金属可以是例如铜(cu)。种子层128可以包括导电材料，例如钛(ti)和/或钽(ta)。种子层128的厚度可以小于导电层126的厚度。种子层128可以具有约5埃至约50埃的厚度。根据一些示例实施例，可以在形成导电层126之前形成种子层128以执行镀覆工艺。种子层128可以直接接触导电层126。
26.例如，布线图案120的通孔部分124和线部分122中的每一个可以包括导电层126和在导电层126上的种子层128。线部分122的导电层126可以具有被种子层128部分覆盖的顶表面。第二钝化层154可以围绕最下面的布线图案120的线部分122的侧表面和底表面。介电图案112可以围绕布线图案120中除了最下面的布线图案120之外的每个布线图案120中包括的线部分122的导电层126的侧表面和底表面。
27.通孔部分124的导电层126的宽度可以随着距介电层110的顶表面110a的距离的减小而减小。通孔部分124和线部分122的导电层126可以彼此连接而在其二者之间没有边界，例如，连接作为单个且无缝的单元。通孔部分124的种子层128可以保形地覆盖通孔部分124的导电层126的顶表面和侧表面。
28.如图2b所示，导电柱310可以直接连接到最邻近介电层110的顶表面110a设置的最上面的布线图案120。最上面的布线图案120的线部分122可以定位在最上面的介电图案112的底表面上。最上面的布线图案120的通孔部分124可以定位在最上面的布线图案120的线部分122和导电柱310的底表面310b之间。最上面的布线图案120的通孔部分124可以穿透最上面的介电图案112的至少一部分，从而将导电柱310电连接到最上面的布线图案120的线部分122。最上面的布线图案120的通孔部分124可以具有顶表面124a(或种子层128的顶表面)，顶表面124a的宽度w2小于导电柱310的底表面310b的宽度w1，例如，导电柱310的底表面310b可以覆盖通孔部分124的整个顶表面124a(或种子层128的顶表面)并与其重叠。
29.第一钝化层152可以设置在介电层110的顶表面110a上。第一钝化层152可以覆盖介电层110的最上面的介电图案112的顶表面。根据一些示例实施例，第一钝化层152可以包括介电聚合物，例如，基于环氧的聚合物。第一钝化层152可以包括例如味之素堆积膜(abf)。第一钝化层152可以包括光敏材料，例如光可成像电介质(pid)。第一钝化层152可以部分地覆盖导电柱310的侧表面。如图2a所示，第一钝化层152的厚度t3可以等于或小于导电柱310的厚度t2的一半。例如，导电柱310的顶表面310a与第一钝化层152的顶表面之间的
距离d1可以大于第一钝化层152的厚度t3。导电柱310的顶表面310a与第一钝化层152的顶表面之间的距离d1可以具有范围从第一钝化层152的厚度t3的约2倍至约5倍的值。
30.导电柱310可以穿透第一钝化层152并且可以连接到重分布基板100中的布线图案120。导电柱310在其顶表面310a和底表面310b处可以是平坦的。导电柱310的底表面310b可以覆盖最上面的介电图案112的顶表面和种子层128的最上表面。导电柱310的底表面310b可以与第一钝化层152的底表面共面。导电柱310的顶表面310a可以平行于导电柱310的底表面310b。根据一些示例实施例，导电柱310可以具有圆柱形状或四角柱形状。因此，导电柱310可以在沿竖直方向截取的横截面处具有四边形或梯形形状。导电柱310可以包括金属，例如铜。
31.如图2b所示，导电柱310的底表面310b的宽度w1可以大于包括在每个配线图案120中的通孔部分124的顶表面124a的宽度w2。导电柱310的底表面310b处的宽度w1的值的范围可以是从包括在最上面的布线图案120中的通孔部分124的顶表面124a处的宽度w2的约2倍至约5倍。因此，包括在最上面的布线图案120中的通孔部分124的顶表面124a可以覆盖导电柱310的底表面310b的一部分，但是可以不覆盖导电柱310的底表面310b的其他部分，例如，通孔部分124的顶表面124a可以仅覆盖导电柱310的底表面310b的一部分。包括在最上面的布线图案120中的种子层128的顶表面124a可以直接接触导电柱310的底表面310b。
32.半导体芯片200可以设置在重分布基板100上。半导体芯片200可以包括半导体基板、在半导体基板上的集成电路、与集成电路连接的布线、以及与布线连接的芯片焊盘210。芯片焊盘210可以通过布线电连接到半导体芯片200的集成电路。半导体芯片200的芯片焊盘210可以设置在半导体芯片200的底表面与介电层110的顶表面110a之间，例如，芯片焊盘210可以直接在半导体芯片200的底表面上。芯片焊盘210可以包括金属，例如铝。半导体芯片200的芯片焊盘210可以形成为与导电柱310竖直重叠。根据一些示例实施例，芯片焊盘210的宽度可以与导电柱310的宽度相同，并且可以以与导电柱310的间距相同的间距进行布置，例如，芯片焊盘210可以与相应的导电柱310的顶部对准并与其完全重叠。
33.第一连接端子332可以设置在半导体芯片200和导电柱310之间。第一连接端子332可以将导电柱310电连接到半导体芯片200的芯片焊盘210。第一连接端子332可以包括例如焊球或焊料凸块。第一连接端子332可以直接接触导电柱310的顶表面310a和芯片焊盘210的底表面。第一连接端子332可以具有随着距导电柱310的顶表面310a的距离的增加而减小的宽度。第一连接端子332可以完全覆盖导电柱310的顶表面310a。第一连接端子332可以部分地覆盖芯片焊盘210的底表面。例如，第一连接端子332可以包括例如锡(sn)、铟(in)、铋(bi)、锑(sb)、铜(cu)、银(ag)、锌(zn)、铅(pb)或其任何合金，例如，sn、sn-pb、sn-ag、sn-au、sn-cu、sn-bi、sn-zn、sn-ag-cu、sn-ag-bi、sn-ag-zn、sn-cu-bi、sn-cu-zn或sn-bi-zn。
34.导电支撑图案320可以设置在第二钝化层154的底表面上。导电支撑图案320可以例如部分地穿透第二钝化层154，并且可以连接到重分布基板100中的布线图案120。导电支撑图案320可以连接到线部分122的底表面。如图2a所示，导电支撑图案320可以具有厚度t1并且可以具有不平(例如，非平坦)的形状。导电支撑图案320可以具有比导电柱310的顶表面310a和底表面310b更不平的顶表面和底表面。导电支撑图案320的顶表面的中央部分可以朝向介电层110的顶表面110a突出。导电支撑图案320的底表面的中央部分可以朝向介电层110的顶表面110a凹入。
35.导电支撑图案320可以包括第一导电图案322和第二导电图案324，第二导电图案324在第一导电图案322与第二连接端子334之间。第一导电图案322和第二导电图案324可以包括导电材料，例如金属。第一导电图案322和第二导电图案324可以包括彼此不同的材料。例如，第一导电图案322可以包括钛(ti)和/或钨(w)，并且第二导电图案324可以包括铜(cu)。
36.第二连接端子334可以分别设置在导电支撑图案320的底表面上。第二连接端子334可以通过重分布基板100、导电柱310和第一连接端子332电连接到半导体芯片200。第二连接端子334可以填充导电支撑图案320的底表面的凹入中央部分。第二连接端子334可以直接接触导电支撑图案320的第二导电图案324。第二连接端子334之间的间距可以大于第一连接端子332之间的间距。此外，第二连接端子334的宽度可以大于第一连接端子332的宽度。第二连接端子334可以包括例如焊球或焊料凸块。例如，第二连接端子332可以包括锡(sn)、铟(in)、铋(bi)、锑(sb)、铜(cu)、银(ag)、锌(zn)、铅(pb)或其任何合金，例如，sn、sn-pb、sn-ag、sn-au、sn-cu、sn-bi、sn-zn、sn-ag-cu、sn-ag-bi、sn-ag-zn、sn-cu-bi、sn-cu-zn或sn-bi-zn。
37.第一钝化层152可以在其上设置有模制层400，该模制层400覆盖半导体芯片200的顶表面、底表面和侧表面。模制层400可以填充半导体芯片200与第一钝化层152之间的空间。模制层400可以覆盖第一钝化层152的顶表面和导电柱310的侧表面的一部分。另外，模制层400可以覆盖第一连接端子332的侧表面。模制层400可以具有与第一钝化层152的顶表面直接接触的底表面。与导电柱310的顶表面310a相比，模制层400的底表面可以位于更靠近导电柱310的底表面310b的水平处。例如，模制层400与导电柱310之间的接触面积可以大于第一钝化层152与导电柱310之间的接触面积。模制层400可以包括与第一钝化层152和介电图案112的材料不同的材料。模制层400可以包括介电聚合物，例如环氧模塑料(emc)。
38.图3至图9示出了根据一些示例实施例的图1的部分b的放大横截面图。下面将省略重复的描述。
39.参照图3，根据一些示例实施例的半导体封装可以包括在导电柱310上的第一金属层352，并且还可以包括在第一金属层352和第一连接端子332之间的第二金属层354。例如，如图3所示，第一金属层352和第二金属层354可以仅在导电柱310的顶表面上。第一金属层352和第二金属层354可以包括彼此不同的金属材料。例如，第一金属层352可以包括镍(ni)，且第二金属层354可以包括金(au)。可以使用电镀工艺来在导电柱310的顶表面310a上选择性地形成第一金属层352和第二金属层354。
40.参照图4，根据一些示例实施例的半导体封装可以包括：第一金属层352，其保形地覆盖导电柱310的侧表面和顶表面310a；以及第二金属层354，其保形地覆盖第一金属层352的表面。例如，第一金属层352可以插入在导电柱310和第二金属层354之间。第一钝化层152可以横跨第一金属层352和第二金属层354与导电柱310的侧表面间隔开。第一金属层352和第二金属层354可以延伸到与导电柱310的底表面相同的水平，从而接触介电层110的顶表面110a。
41.参照图5，导电柱310可以具有随着距介电层110的顶表面110a的距离的增加而减小的宽度。因此，导电柱310可以在沿竖直方向截取的横截面处具有梯形形状。导电柱310可以在其侧表面处具有锥形形状。导电柱310可以具有与其底表面310b的宽度相同级别的最
大宽度，并且可以具有与其顶表面310a的宽度相同级别的最小宽度。因此，第一连接端子332可以具有底表面332b，该底表面332b的宽度小于导电柱310的底表面310b的宽度。
42.参照图6，第一钝化层152可以具有在远离介电层110的方向上突出的突起部pp。突起部pp可以定位在导电柱310的侧表面上。第一钝化层152的厚度可以随着距导电柱310的侧表面的距离的减小而增加。例如，第一钝化层152的顶表面可以位于随着距导电柱310的侧表面的距离的减小而变得更高的水平处。根据一些示例实施例，第一钝化层152可以具有在导电柱310的竖直中心下方的最上表面。
43.参照图7，第一钝化层152可以具有向介电层110凹入的凹陷dp。凹陷dp可以位于导电柱310的侧表面上。第一钝化层152可以具有随着距导电柱310的侧表面的距离的减小而减小的的厚度。例如，第一钝化层152的顶表面可以位于随着距导电柱310的侧表面的距离的减小而变得更高的水平处。模制层400可以填充凹陷dp。
44.参照图8，导电柱310可以在顶表面310a处具有比在底表面310b处更大的表面粗糙度。导电柱310的顶表面310a可以包括多个精细突起和多个凹陷。第一连接端子332可以填充多个凹陷并且可以完全覆盖导电柱310的顶表面310a。因此，第一连接端子332的底表面332b可以具有与导电柱310的顶表面的表面粗糙度基本相同的表面粗糙度。与导电柱310和第一连接端子332在顶表面310a和底表面332b之间具有平坦界面的情况相比，导电柱310和第一连接端子332可以在顶表面310a和底表面332b之间具有更强的粘合性和更大的接触面积。因此，半导体封装可以增加稳定性并且可以减小接触面积。
45.参照图9，包括在布线图案120中的通孔部分124的顶表面124a可以位于比导电柱310的底表面310b的竖直水平更高的竖直水平处。布线图案120的通孔部分124可以部分地插入到导电柱310的底表面310b中。通孔部分124和导电柱310因此可以在它们之间具有增大的接触面积和减小的接触电阻。通孔部分124的顶表面124a可以位于比介电层110的顶表面110a的竖直水平高且比第一钝化层152的顶表面152a的竖直水平低的竖直水平处。包括在布线图案120中的通孔部分124的导电层126的顶表面可以位于比导电柱310的底表面310b的竖直水平低的竖直水平处。
46.导电柱310可以在其底表面310b上具有沟槽t，布线图案120的通孔部分124插入该沟槽t中。可以在形成第二孔h2期间过度蚀刻导电柱310的底表面310b时形成沟槽t，这将在下面参考图12进行讨论。
47.图10至图16示出了根据一些示例实施例的制造半导体封装的方法中的一些阶段的横截面图。
48.参照图10，下种子层350和初始第一钝化图案152p可以形成在第一载体基板1010上。
49.下种子层350可以形成为保形地覆盖第一载体基板1010的顶表面。可以使用沉积工艺来形成下种子层350。下种子层350可以包括导电材料。例如，下种子层350可以包括铜、钛及其合金中的一个或多个。根据一些示例实施例，下种子层350可以包括多个金属层，并且金属层可以包括铜、钛及其合金中的两个或更多个。
50.初步第一钝化图案152p可以形成在下种子层350上。例如，初步第一钝化层152p的形成可以包括在下种子层350上涂覆光敏材料以形成初步钝化介电层，并对初步钝化介电层进行图案化以形成暴露下种子层350的顶表面的第一孔h1。光敏材料可以包括光敏聚合
物，例如，光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物中的一个或多个。可以执行曝光和显影工艺以图案化初步钝化介电层。曝光工艺可以是负性(negative tone)曝光工艺或正性曝光工艺。
51.在另一示例中，初步第一钝化层152p的形成可以包括在下种子层350上执行沉积工艺以形成初步钝化介电层，并对初步钝化介电层进行图案化以形成暴露下种子层350的顶表面的第一孔h1。沉积工艺可以包括例如化学气相沉积工艺。可以使用干蚀刻工艺来图案化初步钝化介电层。
52.参照图11，初步第一连接端子332p和导电柱310可以形成在第一孔h1中。初步第一连接端子332p可以直接形成在下种子层350上。初步第一连接端子332p可以通过执行电镀工艺来形成，在该电镀工艺中，下种子层350用作电极。例如，初步第一连接端子332p可以包括锡(sn)、铟(in)、铋(bi)、锑(sb)、铜(cu)、银(ag)、锌(zn)、铅(pb)或其任何合金，例如，sn、sn-pb、sn-ag、sn-au、sn-cu、sn-bi、sn-zn、sn-ag-cu、sn-ag-bi、sn-ag-zn、sn-cu-bi、sn-cu-zn或sn-bi-zn。
53.导电柱310可以形成在初步第一连接端子332p上。可以通过执行电镀工艺来形成导电柱310，在该电镀工艺中，下种子层350和初步第一连接端子332p用作电极。导电柱310可以包括例如铜(cu)。
54.参照图12，介电图案112可以形成在初步钝化层152p的顶表面和导电柱310的顶表面上。可以通过执行涂覆工艺(例如，旋涂或狭缝涂覆)和固化工艺(例如，热固化)来形成介电图案112。介电图案112可以被图案化以形成第二孔h2，每个第二孔h2暴露导电柱310的顶表面。
55.此后，可以形成布线图案120以填充第二孔h2。布线图案120的形成可以包括：形成覆盖介电图案112的顶表面和第二孔h2的内壁的初步种子层；形成部分覆盖初步种子层的顶表面的抗蚀剂图案；以及形成在抗蚀剂图案之间的导电层126。可以通过执行电镀工艺来形成导电层126，在该电镀工艺中，初步种子层用作电极。在形成导电层126之后，可以去除抗蚀剂图案。初步种子层可以经历湿蚀刻工艺，在该湿蚀刻工艺中，导电层126用作蚀刻掩模以形成种子层128。
56.参照图13，可以重复执行形成介电图案112的工艺和形成布线图案120的工艺，以形成重分布基板100。根据一些示例实施例，介电图案112可以竖直堆叠以彼此连接，从而构成单个介电层110。
57.在介电层110上，第二钝化层154可以形成为覆盖最上面的布线图案120。第二钝化层154的形成可以包括在介电层110上涂覆光敏材料以形成初步钝化介电层，并对初步钝化介电层进行图案化以暴露最上布线图案120的顶表面。光敏材料可以包括光敏聚合物，例如，光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物中的一个或多个。可以执行曝光和显影工艺以图案化初步钝化介电层。曝光工艺可以是负性(negative tone)曝光工艺或正性曝光工艺。
58.在另一示例中，第二钝化层154的形成可以包括在介电层110上执行沉积工艺以形成初步钝化介电层，并对初步钝化介电层进行图案化以暴露最上面的布线图案120的顶表面。沉积工艺可以包括例如化学气相沉积工艺。可以使用干蚀刻工艺来图案化初步钝化介电层。
59.导电支撑图案320可以形成在最上面的布线图案120的顶表面上，该最上面的布线图案120的顶表面被第二钝化层154暴露。导电支撑图案320的形成可以包括顺序执行沉积和图案化工艺以形成第一导电图案322和第二导电图案324。可以采用化学气相沉积工艺作为用于形成第一导电图案322和第二导电图案324的沉积工艺。可以采用蚀刻工艺作为图案化工艺以形成第一导电图案322和第二导电图案324。
60.参照图14，第二钝化层154可以附接到第二载体基板1020，该第二载体基板1020包括支撑件1022和缓冲器1024，并且重分布基板100可以被倒置。参考图10至图13讨论的半导体封装中包括的组件的顶表面在下文中可以称为底表面，并且其底表面可以在下文中称为顶表面。
61.第二载体基板1020可以支撑重分布基板100。第一载体基板1010可以与下种子层350的顶表面分离。
62.参照图15，可以例如通过干蚀刻工艺或湿蚀刻工艺来去除下种子层350。之后，可以部分去除初步第一钝化层152p，以降低初步第一钝化层152p的顶表面的水平。可以通过执行湿蚀刻工艺和等离子体蚀刻工艺来实现初步第一钝化层152p的部分去除。可以执行湿蚀刻工艺和等离子体蚀刻工艺，直到与导电柱310的顶表面相比，初步第一钝化层152p的顶表面的水平更接近导电柱310的底表面。当初步第一钝化层152p的顶表面位于较低水平时，初步第一连接端子332p可以具有完全暴露的侧表面，并且导电柱310可以具有部分暴露的侧表面。如图16所示，具有低水平的顶表面的初步第一钝化层152p可以构成第一钝化层152。
63.参照图16，可以执行回流工艺以熔化初步第一连接端子332p。回流工艺可以在约150℃至约250℃的温度范围内执行。回流的初步第一连接端子332p由于表面张力而可以各自具有半球形形状。回流的初步第一连接端子332p可以各自具有随着距重分布基板100的距离的增加而减小的宽度。
64.参照图17，可以将包括芯片焊盘210在内的半导体芯片200安装在重分布基板100上，以允许芯片焊盘210面向初步第一连接端子332p。之后，可以形成模制层400以覆盖半导体芯片200。模制层400可以在半导体芯片200和第一钝化层152之间延伸，从而封装半导体芯片200、初步第一连接端子332p和导电柱310。
65.之后，可以去除第二载体基板1020以暴露第二钝化层154和导电支撑图案320。
66.返回参考图1，第二连接端子334可以设置在导电支撑图案320的底表面上。第二连接端子334的形成可以包括执行焊球附接工艺。通过上述工艺，可以制造半导体封装。
67.图18示出了根据一些示例实施例的半导体封装的横截面图。图19示出了图18的部分c的放大横截面图。重复的描述在下面是简短的或省略的。
68.参照图18和图19，导电柱310可以设置在介电层110的底表面110b上，并且导电支撑图案320可以设置在介电层110的顶表面110a上。也就是说，导电支撑图案320可以在半导体芯片200和重分布基板100之间。
69.重分布基板100可以包括介电层110和介电层110中的布线图案120。介电层110可以与参考图1至图2b所讨论的介电层相同。
70.布线图案120可以设置在介电层110中。如图19所示，布线图案120可以各自包括线部分122和通孔部分124。布线图案120的线部分122可以在平行于介电图案112的一个表面
的方向上延伸，从而构成电路。线部分122可以具有与介电图案112的顶表面共面的底表面，并且还可以具有由介电图案112或第二钝化层154围绕的侧表面和底表面。
71.布线图案120的通孔部分124可以设置在布线图案120的线部分122上并连接到布线图案120的线部分122。可以将通孔部分124布置成比线部分122更靠近介电层110的底表面110b。通孔部分124的宽度可以小于线部分122的宽度。通孔部分124的宽度可以随着距介电层110的底表面110b的距离的减小而减小。通孔部分124可以穿透介电图案112的至少一部分，以电连接位于不同水平处的线部分122。另外，最上面的布线图案120的通孔部分124可以完全穿透介电图案112，从而将线部分122电连接到导电柱310。
72.每个布线图案120的通孔部分124和线部分122中的每一个可以包括导电层126和在导电层126上的种子层128。种子层128可以部分地覆盖线部分122的导电层126的底表面。最上面的布线图案120的线部分122可以具有由第二钝化层154围绕的侧表面和底表面。介电图案112可以围绕布线图案120中除了最上面的布线图案120之外的每个布线图案120中包括的线部分122的导电层126的侧表面和顶表面。
73.通孔部分124的导电层126的宽度可以随着距介电层110的底表面110b的距离的减小而减小。通孔部分124的种子层128可以保形地覆盖通孔部分124的导电层126的底表面和侧表面。
74.如图19所示，导电柱310可以直接连接到最邻近介电层110的底表面110b的最上面的布线图案120。最上面的布线图案120的线部分122可以定位在介电图案112中的最下面的介电图案的顶表面上。最下面的布线图案120的通孔部分124可以定位在最下面的布线图案120的线部分122和导电柱310的顶表面310a之间。
75.第一绝缘层152可以设置在介电层110的底表面100b上。第一钝化层152可以覆盖最下面的介电图案112的底表面。第一钝化层152可以覆盖导电柱310的上侧表面。第一钝化层152可以具有等于或小于导电柱310的厚度t2的一半的厚度t3。例如，导电柱310的底表面310b与第一钝化层152的底表面之间的距离d1可以大于第一钝化层152的厚度t3。
76.导电柱310可以穿透第一钝化层152并且可以连接到重分布基板100中的布线图案120。导电柱310在其顶表面310a和底表面310b处可以是平坦的。导电柱310的顶表面310a可以覆盖最下面的介电图案112的底表面和种子层128的最下面的表面。导电柱310的顶表面310a可以与第一钝化层152的顶表面共面。导电柱310的顶表面310a可以平行于导电柱310的底表面310b。最下面的布线图案120的通孔部分124可以具有底表面，该底表面覆盖导电柱310的顶表面310a的一部分，但是不覆盖导电柱310的顶表面310a的另一部分。最上面的布线图案120的种子层128可以具有与导电柱310的底表面310b直接接触的底表面。
77.半导体芯片200可以设置在重分布基板100的顶表面110a上。芯片焊盘210可以设置在半导体晶片200的底表面上。
78.第一连接端子332可以设置在导电柱310的底表面310b上。第一连接端子332可以通过重分布基板100、导电支撑图案320和第二连接端子334电连接到半导体芯片200。第一连接端子332之间的间距可以大于第二连接端子334之间的间距。此外，第一连接端子332的宽度可以大于第二连接端子334的宽度。第一连接端子332可以包括例如焊球或焊料凸块。
79.导电支撑图案320可以设置在第二钝化层154的顶表面上。导电支撑图案320可以穿透第二钝化层154，并且可以连接到重分布基板100中的布线图案120。导电支撑图案320
可以具有厚度t1和不平的形状。导电支撑图案320可以具有比导电柱310的顶表面310a和底表面310b更不平的顶表面和底表面。导电支撑图案320的底表面的中央部分可以朝向介电层110的顶表面110a突出。导电支撑图案320的顶表面的中央部分可以朝向介电层110的顶表面110a凹入。
80.第二连接端子334可以设置在芯片焊盘210和导电支撑图案320之间。第二连接端子334可以将导电柱310电连接到半导体芯片200的芯片焊盘210。第二连接端子334可以包括例如焊球或焊料凸块。
81.第二钝化层154可以在其上设置有模制层400，该模制层400覆盖半导体芯片200的顶表面、底表面和侧表面。模制层400可以填充半导体芯片200与第二钝化层154之间的空间。模制层400可以覆盖第二钝化层154的顶表面和第二连接端子334的侧表面的一部分。另外，模制层400可以覆盖导电支撑图案320的侧表面。模制层400可以具有与第二钝化层152的顶表面直接接触的底表面。
82.图20和图21示出了根据一些示例实施例的制造半导体封装的方法中的一些阶段的横截面图。下面将省略以上重复的描述。
83.参照图18、图20和图21，根据一些示例实施例的半导体封装可以包括安装在介电层110的顶表面110a上的半导体芯片200，导电支撑图案320形成在介电层110的顶表面110a上。
84.图22至图25示出了根据一些示例实施例的半导体封装的横截面图。
85.参考图22，半导体封装可以包括下封装10和上封装20。例如，半导体封装可以是上封装20安装在下封装10上的层叠封装(pop)。
86.下封装10可以包括与参照图1至图2b讨论的半导体封装的组件类似的组件。例如，下封装件10可以包括重分布基板100、半导体芯片200和模制层400，并且还可以包括将半导体芯片200连接到外部设备的连接构件。连接构件可以包括第一连接端子332、导电柱310、第二连接端子334和导电支撑图案320。重分布基板100可以在其中包括布线图案120，布线图案120中的一些布线图案设置在重分布基板100的外部区域上。
87.导电通孔450可以设置在重分布基板100上。导电通孔450可以设置在重分布基板100的外部区域上，同时与半导体芯片200水平地间隔开。导电通孔450可以竖直地穿透模制层400。导电通孔450可以耦接到在重分布基板100的外部区域上设置的布线图案120。导电通孔450可以通过重分布基板100电连接到第二连接端子334或半导体芯片200。导电通孔450可以包括金属柱。导电通孔450可以包括例如铜(cu)。
88.模制层400可以形成在重分布基板100上，从而覆盖半导体芯片200。模制层400可以覆盖导电通孔450的侧表面，并且可以不覆盖导电通孔450的顶表面。模制层400可以具有与导电通孔450的顶表面共面的顶表面。
89.下封装10还可以包括上重分布层500。上重分布层500可以设置在模制层400的顶表面和导电通孔450的顶表面上。上重分布层500可以包括上介电层510和上重分布图案520。上介电层510可以包括竖直堆叠的多个上介电图案512。上重分布图案520可以包括上导电层526和在上导电层526的底表面上的上种子层528。
90.上焊盘620可以设置在上重分布图案520上并耦接到上重分布图案520。上焊盘620可以包括导电材料，例如，金属。
91.上重分布层500还可以包括上保护层552。上保护层552可以覆盖上介电层510的顶表面、上重分布图案520的顶表面以及上焊盘620的侧表面。上保护层552可以包括例如介电聚合物。
92.上封装20可以安装在下封装10上。上封装20可以包括上封装基板610、上半导体芯片700和上模制层630。例如，上封装基板610可以是印刷电路板(pcb)。
93.上半导体芯片700可以设置在上封装基板610上。上半导体芯片700可以包括集成电路，集成电路可以包括存储器电路、逻辑电路或其组合。上半导体芯片700的类型可以与半导体芯片200的类型不同。上半导体芯片700可以包括上芯片焊盘622，每个上芯片焊盘622通过上封装基板610中的内部线615电连接到金属焊盘605。在图22中示意性地示出了内部线615，并且可以对内部线615的形状和布置进行各种改变。
94.上封装基板610可以在其上设置有覆盖上半导体芯片700的上模制层630。上模制层630可以包括介电聚合物，例如，环氧基聚合物。
95.导电端子624可以设置在下封装10和上封装20之间。导电端子624可以插入在上焊盘620和金属焊盘605之间并电连接上焊盘620和金属焊盘605。
96.参照图23，半导体封装的下封装10可以包括与参照图18和图19讨论的半导体封装的组件类似的组件。例如，导电支撑图案320和第二连接端子334可以设置在介电层110的顶表面110a上。第二连接端子334可以将导电支撑图案320电连接到半导体芯片200的芯片焊盘210。导电柱310和第一连接端子332可以设置在介电层110的底表面110b上。其他配置可以类似于参考图22讨论的那些配置。
97.参照图24，下封装10还可以包括在重分布基板100和上重分布层500之间的连接基板800。连接基板800可以具有开口。开口可以竖直地穿透连接基板800。
98.连接基板800可以包括基层810和导体820，或者可以包括设置在基层810中的布线图案。基层810可以竖直地堆叠。基层810可以包括氧化硅。
99.导体820可以包括内部焊盘822、通孔824和上连接焊盘826。内部焊盘822中的一部分内部焊盘可以设置在基层810中，并且可以与通孔408彼此连接。内部焊盘822中的其他内部焊盘可以邻近于基层810的底表面来设置并且可以连接到第一连接端子332。通孔408可以竖直地穿透基层810。上连接焊盘826可以设置在最上面的基层810的顶表面上，并且可以连接到上重分布图案520。上连接焊盘826可以由上重分布层500的上介电图案512覆盖。
100.连接基板800可以具有与重分布基板100的顶表面间隔开的底部。连接基板800和重分布基板100可以通过第一连接端子332和导电柱310彼此电连接。模制层400可以填充连接基板800的底表面与重分布基板100的顶表面之间的空间。
101.参考图25，导电支撑图案320和第二连接端子334可以设置在介电层110的顶表面110a上。第二连接端子334之一可以将导电支撑图案320电连接到半导体芯片200的芯片焊盘210。第二连接端子334的其他连接端子可以将连接基板800连接到重分布基板100。
102.通过总结和回顾，半导体器件的高度集成使得将堆叠的多个芯片彼此连接的焊盘的小型化。然而，焊盘的小型化要求堆叠的多个芯片之间的精确对准。
103.因此，示例实施例提供了一种半导体封装，该半导体封装具有在重分布层上的导电结构之间的提高的对准精度，从而减小了电阻并便于制造。也就是说，根据一些示例实施例，顺序地形成初步凸块结构和铜柱，然后在铜柱的底表面上直接形成重分布线，从而便于
凸块结构与重分布线的对准，因此，可以提供一种半导体封装，所述半导体封装的重分布层上的导电结构之间具有提高的对准精度，从而减小电阻并便于制造。
104.本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本技术的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。