半导体装置的制作方法

半导体装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2020-137632号(申请日：2020年8月17日)为基础申请案的优先权。本技术案通过参考该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
所揭示的实施方式涉及一种半导体装置。


背景技术：

[0004]
例如，半导体装置具备积层的多个半导体芯片。通过在各半导体芯片接合导线，能够进行信息的授受。如果积层的半导体芯片数量变多，积层体就会变厚，需要与其对应高度的导线。
[0005]
由于焊线机的接合焊针的前端形状为圆锥形，所以当接合时，可能产生焊针与其它导线干涉的问题。


技术实现要素：

[0006]
本发明提供一种能够抑制接合焊针等连接机构与其它导线的干涉问题的半导体装置。
[0007]
本发明的半导体装置具备：衬底，具有第1面；第1半导体芯片，设置在第1面上，且设置着第1电极、第2电极、及第3电极；树脂，覆盖第1面与第1半导体芯片，具有与第1面对向的第2面及位于第2面的相反侧的第3面；第1导线，连接于第1电极，且述第3面露出；第2导线，连接于第2电极，且从第3面露出；第3导线，连接于第1面，且从第3面露出；以及第4导线，将第1面与第3电极连接；第3电极形成在第1电极与第2电极之间。
附图说明
[0008]
图1a是示意性地表示第1实施方式的半导体装置10的立体图。
[0009]
图1b是图1a中的区域ar的放大图。
[0010]
图2a是示意性地表示半导体装置10的截面的剖视图。
[0011]
图2b是示意性地表示半导体装置10的截面的剖视图。
[0012]
图3a～j是表示半导体装置10的制造工序的立体图。
[0013]
图4是示意性地表示第2实施方式的半导体装置10a的侧视图。
[0014]
图5a是示意性地表示第3实施方式的半导体装置10b的立体图。
[0015]
图5b是示意性地表示第3实施方式的半导体装置10c的立体图。
[0016]
图5c是示意性地表示第4实施方式的半导体装置10d的立体图。
具体实施方式
[0017]
以下，参考附图对本实施方式进行说明。为了容易理解说明，在各附图中对相同的
构成要素尽可能标注相同的符号，并省略重复说明。
[0018]
图1a是示意性地表示第1实施方式的半导体装置10的一部分的立体图。图1b是图1a中的区域ar的放大图。图2a是示意性地表示半导体装置10的截面的剖视图，图2b是通过形成在支撑体40的第1电极层42的开口op的截面中的半导体装置10的示意性剖视图。
[0019]
半导体装置10具备积层的多个半导体芯片20(以下，有时将积层的多个半导体芯片称为“积层体”)。在图1a至图2b中，为了容易理解说明，示出了其中2片半导体芯片20积层的情况。进而，半导体装置10具备：多条第1导线w1，一端连接于半导体芯片20且至少延伸至积层体30上端的高度；及多条第2导线w2，将2个半导体芯片20彼此相互连接。如下所述，第1导线w1的另一端连接于配设在积层体30上方的再配线层50(“衬底”的一例，图3j)。此外，本发明中的上方(图2a等中的纸面上方向)、下方(图2a等中的纸面下方向)、水平方向(图2a等中的纸面左右或垂直方向)等表示方向的语句用来方便表示相对的位置关系。
[0020]
本实施方式的半导体装置10还具备：支撑体40，支撑积层体30；多条第3导线w3，一端连接于支撑体40，朝相对于“作为衬底的”支撑体40的表面大致垂直的方向竖立设置，且另一端连接于再配线层50；以及多条第4导线w4，将支撑体40与半导体芯片20连接。
[0021]
半导体芯片20例如由形成为各边数mm的矩形板状的硅衬底形成。在半导体芯片20的上表面设置着多个电极20t。各电极20t例如由外部连接垫构成，所述外部连接垫用来经由形成在钝化膜的开口将半导体芯片20与外部设备电连接，所述钝化膜覆盖半导体芯片20的表面。如图1a所示，多个电极20t在未被积层在上方的半导体芯片20覆盖的端部排成一列。
[0022]
半导体芯片20例如是具备三维设置的存储单元阵列的三维积层型nand(not and，与非)型闪存芯片(以下，有时称为“半导体内存芯片”)。半导体内存芯片20m还具备i/o(input/output，输入/输出)接口电路、控制电路、电压产生电路、感测放大器、列解码器、数据锁存器、及行解码器等外围电路。
[0023]
半导体内存芯片20m分别具备多个用来对i/o接口电路等供给大致固定的电位的vccq端子20tc、用来供给接地电位的vss端子20ts、用来输入输出数据的i/o端子20ti、用来供给命令锁存使能等控制信号的控制端子，作为电极20t。另外，至少一部分i/o端子20ti隔在vss端子20ts及vccq端子20tc之间设置。
[0024]
这种半导体内存芯片20m积层而构成积层体30。半导体内存芯片20m相对于正下方的半导体内存芯片20m向指定方向位移，呈阶梯状积层，以使在上表面的端部形成为一列的电极20t露出。半导体内存芯片20m彼此例如通过裸片粘结膜(die attach film)22而相互粘接，所述裸片粘结膜由包含丙烯酸聚合物与环氧树脂的材料形成。此外，也可以使用除裸片粘结膜以外的粘接剂等将半导体内存芯片20m彼此粘接。
[0025]
进而，在最上层的半导体内存芯片20m上，积层用来控制多个半导体内存芯片20m的控制器芯片(图3d，以下，有时称为“接口芯片”)20c。控制器芯片20c接收来自供半导体装置10连接的主机装置等外部设备(未图示)的命令，按照该命令使半导体内存芯片20m读取信息，或使半导体内存芯片20m记录信息。在控制器芯片20c的上表面，例如，二维地排列形成着多个电极。例如，如图3g所示，积层体30包含8片半导体内存芯片20m及积层在半导体内存芯片20m上的1片控制器芯片20c。
[0026]
在积层于积层体30的最上层的控制器芯片20c上表面所设置的多个电极，设置着
从控制器芯片20c的上表面(积层体的上表面)向上方突出且形成为圆柱状的由铜柱构成的端子(以下，有时称为“铜柱端子”)32(图3d)。控制器芯片20c经由铜柱端子32进行信号收发。根据芯片尺寸及焊垫数量、电极数量，可使用铜柱，也可以使用导线。另外，与连接于半导体内存芯片20m的电极的第1导线w1等相比，铜柱端子32在上下方向上形成得较短。例如，铜柱端子32的高度为10μm至300μm。
[0027]
支撑体40是在形成积层体30时支撑半导体芯片20的基体。如图2a所示，例如，支撑体40通过具备包括第2电极层44(“电极层”的一例)、设置在第2电极层44上且作为介电体发挥功能的绝缘层46、及设置在绝缘层46上的第1电极层42(“电极层”的一例)的3层结构，而作为具备第1电极层42及第2电极层44的电容器(电容)发挥功能，所述第1电极层42及第2电极层44隔着介电体具有电位差。第1电极层42及第2电极层44可遍及支撑体40的整个面形成，也可以形成在支撑体40的一部分。例如，优选为以如下方式形成，即，当俯视时，设置着积层体30的区域与形成着第1电极层42及第2电极层44的区域在至少一部分重叠。进而，在第1电极层42形成着多个开口op，在开口op处，露出第2电极层44。
[0028]
第1导线w1将半导体内存芯片20m的电极20t与配设在积层体30上方的再配线层50(图3j)电连接。第1导线w1在相对于半导体内存芯片20m的表面大致垂直的方向上竖立设置，下端连接于半导体内存芯片20m的电极20t，且朝上方向延伸，上端电连接于作为设置在再配线层50上的凸块电极70(图3j)之一的第1外部电极。例如，将第1导线w1的下端与上端连接的直线、与第1导线w1所连接的半导体内存芯片20m表面的法线所成的角度为20度以内。第1导线w1由金等导电性金属设置。第1外部电极用于半导体内存芯片的输入输出信号的互换。
[0029]
第2导线w2将相邻的半导体内存芯片20m的电极彼此电连接。由于第2导线w2连接的2个电极20t均朝向相同的方向(上方)，所以第2导线w2如图2a所示设置成环状，即，以向上方延伸后弯曲而向下方延伸的方式设置。
[0030]
第3导线w3将支撑体40的电极与配设在比积层体30更靠上方的再配线层50电连接。第3导线w3在相对于支撑体的表面大致垂直的方向上竖立设置。如图1a等所示，多条第3导线w3中的一部分即第3导线w31的下端连接于作为支撑体40的电极的第1电极层42，且向上方延伸，上端连接于再配线层50。第3导线w31与作为设置在再配线层50上的凸块电极70(图3j)之一的第2外部电极电连接，将相当于vccq的电压供给至第1电极层42。
[0031]
多条第3导线w3中的另一部分即第3导线w32的下端连接于作为支撑体40的电极的第2电极层44，且向上方延伸，上端连接于再配线层50。第3导线w32与作为设置在再配线层50上的凸块电极70之一的第3外部电极电连接，将相当于vss的接地电位供给至第2电极层44。这些第3导线w3由直径比第1导线w1大的导电性金属形成。
[0032]
第4导线w4将支撑体40的电极与半导体内存芯片20m的电极20t电连接。多条第4导线w4中的一部分即第4导线w41的一端连接于作为支撑体40的电极的第1电极层42，另一端连接于作为半导体内存芯片20m的电极20t的vccq端子20tc。
[0033]
多条第4导线w4中的另一部分即第4导线w42的一端连接于作为支撑体40的电极的第2电极层44，另一端连接于作为半导体内存芯片20m的电极的vss端子20s。由于这些第4导线w4连接的2个电极均朝向相同的方向(上方)，所以第4导线w4如图2b所示设置成环状。
[0034]
如图1b所示，在本实施方式的半导体装置10中，连接于同一半导体内存芯片20m的
多条第1导线w1中，在至少一部分第1导线w1及与其相邻的第1导线w1之间，设置着呈环状设置的第2导线w2。即，设置在同一半导体内存芯片20m的电极20t中，第2导线w2所连接的电极20t隔在相邻的两条第1导线w1所连接的两个电极20t之间。同样，在至少一部分第1导线w1及与其相邻的第1导线w1之间，设置着呈环状设置的第4导线w4。即，同一半导体内存芯片20m上的电极20t中，第4导线w4所连接的电极20t隔在相邻的两条第1导线w1所连接的两个电极20t之间。例如，相邻的两条第1导线w1分别连接于半导体内存芯片20m的2个i/o端子20ti。另外，在该i/o端子20ti之间，设置着第4导线w4所连接的vccq端子20tc。该第4导线w4的另一端连接于第1电极层42。
[0035]
在该vccq端子20tc还连接着第2导线w2，且第2导线w2连接于一个上层的半导体内存芯片20m的vccq端子20tc。通过像这样构成，可经由第3导线w3对支撑体40供给电源，进而，利用连接于支撑体40的第4导线w4以及将半导体内存芯片20m间连接的多条第2导线w2，对各半导体内存芯片20m的vccq端子20tc供给电源。在半导体内存芯片20m附近，设置着作为电容发挥功能的支撑体40，所以即便经由i/o端子20ti收发高频信号时，也能降低由此引起而可能在vccq端子20tc产生的电源噪声的影响。另外，由于利用第1导线w1将i/o端子20ti与再配线层50连接，所以与经由环状导线的情况相比，能够实现通信速度的高速化。
[0036]
进而，关于同一半导体内存芯片20m，在相邻的第1导线w1间设置环状的第2导线w2或第3导线w3，由此能够扩大相邻的第1导线w1的间隔，所以当接合第1导线w1时，能够抑制接合焊针等连接机构与其它导线干涉的问题。
[0037]
例如，如果相邻的导线的间隔变窄，那么当接合导线时，接合焊针等连接机构与其它导线干涉的风险增加。为了避免干涉，必须减小导线的高度。例如，如果将相邻导线的间隔设为70μm，那么导线的高度必须为200μm以下。
[0038]
然而，本实施方式的半导体装置10通过在连接于同一半导体内存芯片20m的相邻2条第1导线w1之间连接环状的第2导线w2或第4导线w4，而能够扩大相邻的第1导线w1的间隔(例如，100μm以上)。因此，能够抑制接合焊针等连接机构与其它导线干涉的问题。结果，能够提供第1导线w1的高度增大且半导体内存芯片20m的积层数量增加的半导体装置10。
[0039]
同样，在相邻的第1导线w1所连接的2个i/o端子20ti之间，可设置供第4导线w4连接的vss端子20ts。另外，可在该vss端子20ts进而连接第2导线w2，且在上一层的半导体内存芯片20m的vss端子20ts连接该第2导线w2。通过像这样构成，能够经由第3导线w3对支撑体40供给接地电位，且通过连接于支撑体40的第4导线w4及连接半导体内存芯片20m间的多条第2导线w2，对各半导体内存芯片20m的vss端子20ts供给接地电位。由于在半导体内存芯片20m附近设置着作为电容发挥功能的支撑体40，所以即便经由i/o端子20ti收发高频信号时，也能降低由此引起而可能在vss端子20ts产生的噪声的影响。
[0040]
另外，支撑体40的第1电极层42及第2电极层44也作为防护层发挥功能。尤其是在俯视时设置着半导体芯片20的区域与形成有第1电极层42及第2电极层44的区域至少一部分重叠的情况下，能够适当进行防护而避免从半导体芯片20产生的电磁波泄漏到比支撑体40更下方。进而，也能适当防护半导体装置10使其不受其它装置等产生的电磁波影响。例如，将半导体装置10安装在印刷配线衬底的情况下，能够适当防护半导体装置10，使其不受因高频信号而自配线等产生的电磁波影响。
[0041]
半导体装置10也可以具备密封树脂60(图3i)。密封树脂60以被覆第1导线w1、第2
导线w2、第3导线w3、第4导线w4、积层体30及铜柱端子32的方式，设置在支撑体40上。但第1导线w1、第3导线w3及铜柱端子32的上端因与再配线层50连接，而从密封树脂60露出。
[0042]
第1导线w1、第3导线w3及铜柱端子32的上端也可以连接于再配线层50。本实施方式的半导体装置10中，在从积层体30朝上方离开的位置(例如，从积层体30的上表面朝上方离开相当于铜柱端子32的高度的数100μm的位置)设置再配线层50。再配线层50将设置在再配线层50上的凸块电极70与第1导线w1、第3导线w3及铜柱端子32分别电连接。再配线层50例如具备多个绝缘层、以及形成在各绝缘层内的配线及将配线间连接的通孔。绝缘层例如由聚合物材料设置，配线及通孔例如由铜设置。再配线层作为衬底发挥功能，所述衬底在将凸块电极70安装到印刷配线衬底等时支撑密封树脂60及由密封树脂60被覆的积层体30。本实施方式中的再配线层50当俯视时形成得比积层体30大，所以半导体装置10具有扇出型晶圆级芯片尺寸封装(wlcsp)结构。在再配线层50上形成多个凸块电极70(图3j)。凸块电极70例如是将多个球状的凸块电极二维排列而成的bga(ball grid array，球栅阵列)。另外，也可以在从密封树脂60露出的第1导线w1、第3导线w3及铜柱端子32的上端直接形成凸块电极70，将凸块电极70作为再配线层50。
[0043]
具备这种构成的半导体装置10例如通过安装在主机装置等外部设备的印刷配线衬底上，而能够按照经由bga从外部设备接收的命令，从半导体内存芯片20m读取信息，或使从外部设备接收的信息记录在半导体内存芯片20m中。
[0044]
[半导体装置的制造方法]
[0045]
对具备如上构成的半导体装置10的制造方法进行说明。首先，如图3a所示，提供支撑体40。如该图所示，支撑体40的第1电极层42及第2电极层44可形成在支撑体40的整个面上。但支撑体40的第1电极层42及第2电极层44的至少一部分也可以由树脂等覆盖。接着，如图3b所示，在支撑体40的第1电极层42形成多个开口op。利用开口op将第1电极层42及绝缘层46去除，因而第2电极层44露出。
[0046]
接着，如图3c所示，积层多个半导体内存芯片20m。如上所述，半导体内存芯片20m是相对于正下方的半导体内存芯片20m向指定方向位移而积层。因此，形成在半导体内存芯片20m端部的多个电极20t不被上层的半导体内存芯片20m覆盖，从与半导体内存芯片20m的表面垂直的方向俯视观察时能够被视认。各半导体内存芯片20m通过裸片粘结膜22而粘接于下层的半导体内存芯片20m或支撑体40。
[0047]
然后，如图3d所示，在最上层的半导体内存芯片20m之上积层控制器芯片20c而设置积层体30。在控制器芯片20c的多个电极，预先设置着向上方突出且形成为圆柱状的由铜柱构成的铜柱端子32。铜柱端子32例如能够通过镀覆工艺而形成。但是，也可以代替铜柱端子32，将导线及其它导电体以向上方突出的方式设置在积层体30最上层的半导体芯片20的电极上。此外，控制器芯片20c通过裸片粘结膜22而粘接于最上层的半导体内存芯片20m。这里，存在如下情况：如果半导体内存芯片20m的积层数量变多，那么因半导体内存芯片20m及裸片粘结膜22的公差影响，积层体30的高度会发生变动。因此，也可以执行如下步骤：基于积层体30的高度，来决定连接于最上层的半导体芯片20的导线、铜柱端子及其它导电体的长度。执行该步骤的情况时，在该步骤之后执行将已决定长度的导电体设置在最上层的半导体芯片20的电极上这一步骤。接着，如图3e所示，利用焊线机将第2导线w2及第4导线w4接合。通过该工序，将各半导体内存芯片20m的vccq端子与支撑体40的第1电极层42电连接。另
外，将各半导体内存芯片20m的vss端子20ts与支撑体40的第2电极层44电连接。
[0048]
然后，如图3f所示，利用焊线机将第1导线w1接合于半导体内存芯片20m的电极20t(例如，i/o端子及控制端子)。第1导线w1是使用焊线机等并利用施加超音波或热的公知技术，使构成第1导线w1的金属(例如，金)扩散，由此连接于半导体内存芯片20m的电极20t。第1导线w1向上方延伸至与铜柱端子32的上端相当的高度之后，例如，使用全切方式等公知技术被切断。
[0049]
此时，第1导线w1的下端连接于半导体内存芯片20m的电极20t，且朝上方向延伸，上端成为自由端。第1导线w1的上端大致成为与铜柱端子32的上端相等的高度。
[0050]
第2导线w2及第4导线w4由于设置成环状，所以当接合第1导线w1时不会成为较大阻碍。另外，如上所述，关于同一半导体内存芯片20m，构成为在至少一部分相邻的第1导线w1间接合第2导线w2或第4导线w4，所以能够增大相邻的第1导线w1的间隔，因此，能够抑制当接合第1导线w1时接合焊针等连接机构与周围的第1导线w1干涉的问题。结果，能够增大第1导线w1的高度，进而增加半导体内存芯片20m的积层数量(在本实施方式中为8层)。
[0051]
接着，如图3g所示，与第1导线w1同样，利用焊线机将多条第3导线w3分别接合于支撑体40的第1电极层42及第2电极层44。第3导线w3向上方延伸至与铜柱端子32的上端相当的高度之后，被切断。
[0052]
此时，第3导线w3的下端连接于支撑体40，且朝上方向延伸，上端成为自由端。第3导线w3的上端大致成为与铜柱端子32的上端及第1导线w1的上端相等的高度。如该图所示，优选为第3导线w3的直径大于第1导线w1的直径。通过增大第3导线w3的直径，能够将稳定的电源(或接地电位)供给至支撑体40。但也可以将第3导线w3与第1导线w1的直径设为相同直径。
[0053]
然后，如图3h所示，以被覆第1导线w1、第2导线w2、第3导线w3、第4导线w4及积层体30的方式，在支撑体40上设置密封树脂60。密封树脂60例如是含有氧化铝、氧化硅、氢氧化铝、氮化铝中的任一种填料的模具树脂。
[0054]
接着，如图3i所示，利用磨石等对密封树脂60进行研削(研磨)，使第1导线w1、第3导线w3及铜柱端子32的各上端露出。此时，也可以将露出的导线或柱的上端设为“外部电极”。
[0055]
然后，如图3j所示，在密封树脂60上，形成再配线层50(“衬底”的一例)及设置在再配线层50上的凸块电极70。再配线层50以将第1导线w1、第3导线w3及铜柱端子32的各上端与bga的各凸块电极70电连接的方式设置。再配线层50的配线及通孔例如通过镀铜而形成。
[0056]
根据如上所述的半导体装置10，由于具备连接于一个半导体芯片20且至少延伸至积层体30上端的高度的第1导线w1、以及将两个半导体芯片20相互连接的第2导线w2，所以与设置垂直于所有电极延伸的导线时相比，能够抑制当接合第1导线w1时连接机构与其它导线干涉的问题。另外，通过将第1导线w1的上端与再配线层50或其它电极等连接，能够实现通信速度的高速化。
[0057]
此外，也可以代替形成再配线层50而采用倒装芯片结构，在使图3i所示的第1导线w1等的上端露出的上表面的面朝下，将第1导线w1、第3导线w3、铜柱端子32的上端压抵于形成在配线衬底上的凸块电极等电极的状态下，通过施加荷重与超音波而使电极熔融，从而使第1导线w1等连接于电极。或者，也可以在第1导线w1、第3导线w3、铜柱端子32的上端形成
凸块电极之后，使凸块电极连接于形成在配线衬底上的电极。
[0058]
进而，支撑体40也可以供给其它电位或信号。例如，也可以为第1电极层42供给vcc电源，第2电极层44供给vccq电源。进而，支撑体40也可以设为3层以上的结构。当设为3层结构时，支撑体40除了具备第1电极层42、绝缘层46及第2电极层44以外，也可以具备第2绝缘层、及与第2电极层44隔着第2绝缘层的第3电极层。也可以对各电极层供给不同电位的电源。此外，积层体30也可以不具备控制器芯片20c。在该情况下，也可以构成为在控制器芯片设置bga等电极，可利用再配线层将该bga等电极与第1导线w1等连接。进而，也可以将控制器芯片设置在半导体装置10的外部。
[0059]
另外，如上所述的半导体装置10的制造方法具有如下步骤：将多个半导体芯片20积层而设置积层体30；使用第2导线w2将两个半导体芯片20相互连接；以及将第1导线w1连接于一个半导体芯片20，并使其至少延伸至积层体30上端的高度。
[0060]
根据这种半导体装置10的制造方法，与将所有电极连接于第1导线时相比，通过并用第2导线w2与第1导线w1这两种导线，能够抑制当接合第1导线w1时接合焊针等连接机构与其它导线干涉的问题。优选为，在使用第2导线w2将两个半导体芯片20相互连接之后，将第1导线w1连接于一个半导体芯片20。
[0061]
此外，也可以应用预先形成再配线层50并配设在密封树脂60上的rdl(redistribution layer，重分布层)优先法来制造半导体装置10。
[0062]
[第2实施方式]
[0063]
以下，对第2实施方式的半导体装置10a进行说明。以与第1实施方式不同的部分为中心进行说明，对相同或类似的部分及业者能够理解的部分标注相同或类似的符号，并且省略或简化说明。
[0064]
第2实施方式的半导体装置10a不具备支撑体、第3导线及第4导线。即，半导体装置10a具备：积层体30，具备积层的多个半导体芯片20；第1导线w1，连接于一个半导体芯片20，且至少延伸至积层体30上端的高度；以及第2导线w2，将两个半导体芯片20相互连接。
[0065]
即便为这种构成，通过并用第1导线w1与第2导线w2，并利用第2导线w2将本来连接第1导线w1的电极20t连接，也能扩大至少一部分相邻的第1导线w1的间隔，所以能够抑制第1导线w1与其它第1导线w1干涉的问题。
[0066]
例如，如图4所示，这种半导体装置10a可通过如下方法制造：在支撑体40a上积层多个半导体芯片20而设置积层体30，使用第2导线w2(未图示)将两个半导体芯片20相互连接，然后，将第1导线w1连接于至少一个半导体芯片20，并使其至少延伸至积层体30上端的高度之后，通过研削等将支撑体40a去除。该图示意性地表示将第1导线w1(第2导线未图示)连接于对支撑体40a进行支撑的积层体30且将支撑体40a去除前的时间点的半导体装置10a的侧面。
[0067]
此外，在这种半导体装置10a中，连接于同一半导体芯片20的相邻的两条第1导线w1可分别连接于设置在该半导体芯片20的2个端子20t(例如i/o端子20ti)。进而，至少一条第2导线w2可连接于设置在该2个端子20t之间的其它端子20t(例如vccq端子20tc或vss端子20ts)。而且，其它端子20t也可以构成为经由第1导线w1而连接于再配线层50，所述第1导线w1连接于通过第2导线w2而连接的其它层(例如，最上层)的半导体芯片20的端子20t。通过这种构成，能够扩大第1导线w1彼此的间隔。
[0068]
另外，也可以在连接着环状导线即第2导线w2或第4导线w4的电极20t上进而连接第1导线w1。
[0069]
[第3实施方式]
[0070]
以下，对第3实施方式的半导体装置10b进行说明。第3实施方式的半导体装置10b的支撑体40b的构成与第1实施方式的支撑体40不同。图5a是半导体装置10b的立体图。半导体装置10b的支撑体40b如该图所示，具备如下构成：交替地形成有用来供给固定电位(例如，相当于vccq的电位)的区域40b1、及用来供给另一固定电位(例如，接地电位)的区域40b2。区域40b1与区域40b2通过绝缘层(未图示)而绝缘。而且，在区域40b1例如连接第3导线w31，在区域40b2连接第3导线w32。根据这种半导体装置10b，无需设置支撑体40之类的层结构，便能够设置用来对支撑体40b供给不同电位的区域。作为半导体装置10b的变化例，图5b表示在支撑体40c上设置着电容器40c1的半导体装置10c。如该图所示，半导体装置10c在支撑体40c之上具备电容器40c1，所述电容器40c1具备2个电极层及夹在2个电极层之间的绝缘层。通过具备这种构成，也无需设置支撑体40之类的层结构，能够使用设置成环状的导线向各半导体芯片20提供不同电位。此外，支撑体40c也可以在树脂密封后被局部或整体去除。
[0071]
[第4实施方式]
[0072]
以下，对第4实施方式的半导体装置10d进行说明。第4实施方式的半导体装置10d在不具备设置成环状的导线这一方面，与其它实施方式所示的半导体装置不同。具体而言，半导体装置10d具备：积层体，具备积层的多个半导体芯片20；支撑体40，支撑积层体；第1导线w1，连接于一个半导体芯片20，且至少延伸至积层体上端的高度；及第3导线w3，连接于支撑体40，且至少延伸至积层体上端的高度。第1导线w1连接于包含vccq端子20tc、vss端子20ts、i/o端子20ti的各电极20t。如图2a所例示，支撑体40可具备第1电极层42及第2电极层44。另外，第3导线w3也可以具备连接于第1电极层42的第3导线w31、及连接于第2电极层44的第3导线w32。
[0073]
根据这种构成的半导体装置10d，也能使支撑体40作为防护层发挥功能。另外，由于支撑体40构成电容器，所以即便经由i/o端子20ti收发高频信号时，也能降低由此引起而可能在vss端子20ts等产生的噪声的影响。
[0074]
以上，参考具体例对本实施方式进行了说明。但是，本发明并不限定于这些具体例。由业者对这些具体例适当增加设计变更所得的具体例只要具备本发明的特征，就也包含在本发明的范围内。所述各具体例所具备的各要素及其配置、条件、形状等并不限定于所例示者，可适当进行变更。所述各具体例所具备的各要素只要不产生技术矛盾，就能适当改变组合。
[0075]
[符号说明]
[0076]
10,10a:半导体装置
[0077]
20:半导体芯片
[0078]
20t:电极
[0079]
20tc:vccq端子
[0080]
20ti:i/o端子
[0081]
20ts:vss端子
[0082]
20m:半导体内存芯片
[0083]
20c:控制器芯片
[0084]
22:裸片粘结膜
[0085]
30:积层体
[0086]
32:铜柱端子
[0087]
40:支撑体
[0088]
op:开口
[0089]
42:第1电极层
[0090]
44:第2电极层
[0091]
46:绝缘层
[0092]
50:再配线层
[0093]
60:密封树脂
[0094]
70:凸块电极
[0095]
w1:第1导线
[0096]
w2:第2导线
[0097]
w3:第3导线
[0098]
w4:第4导线。