三维存储器及其制造方法与流程

三维存储器及其制造方法
1.本技术是针对申请日为2020年10月28日、申请号为202011174467.x、发明名称为“三维存储器及其制造方法”的专利的分案申请。
技术领域
2.本发明主要涉及半导体设计及制造领域，尤其涉及一种三维存储器及其制造方法。


背景技术：

3.随着3d nand技术的不断发展，三维存储器可以垂直堆叠的层数越来越多，从24层、32层、64层到超过100层的高阶堆叠结构，可以大幅度提高存储的密度并降低单位存储单元的价格。
4.现有的存储器一般包括若干存储块(block)以及位于存储块(block) 中的若干指存储区(finger)，存储块与存储块之间以及指存储区与指存储区之间一般通过沿垂直方向贯穿堆叠结构的栅线隙隔开。栅线隙内填充用于隔开栅极的绝缘层和用于从衬底引出源极的阵列共源极。为了提高堆叠结构的强度，防止堆叠结构倾斜或倒塌，一些三维存储器的部分阵列共源极被做成“h”型结构。具体地，先在堆叠结构中形成贯穿堆叠结构的若干子阵列共源极，相邻子阵列共源极之间通过堆叠结构中形成的隔断结构隔开，然后在隔断结构上形成将若干子阵列共源极连接的连接桥。隔断结构上部是贯穿多层栅极层和介电层的绝缘层，用于隔开堆叠结构顶部的栅极层。在通过诸如沉积的步骤形成该绝缘层时，容易在绝缘层上表面形成较小的凹陷。在后续工艺中，此凹陷容易填入并残留例如多晶硅的材料。这一残留材料容易形成隐患，例如在某些工艺中脱落，干扰当前工艺的进行。


技术实现要素：

5.本发明要解决的技术问题是提供一种三维存储器及其制造方法，可以减少隔断结构上部绝缘层的材料残留。
6.为解决上述技术问题，本发明提供了一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠的栅极层和介电层；或者，所述堆叠结构包括交替层叠的伪栅极层和所述介电层，其中，所述栅极层可替代所述伪栅极层；在所述堆叠结构的栅线隙区中形成凹槽，其中，所述凹槽贯穿多层所述栅极层和所述介电层；或者，所述凹槽贯穿多层所述伪栅极层和所述介电层；在所述堆叠结构表面及所述凹槽中形成绝缘层，其中，所述凹槽上方的绝缘层相对远离所述衬底的表面具有凹陷；以及对所述绝缘层进行研磨以磨平所述凹陷。
7.在本发明的一实施例中，所述绝缘层包括第一绝缘层和第二绝缘层；
8.所述在所述堆叠结构表面及所述凹槽中形成绝缘层，其中，所述凹槽上方的绝缘层相对远离所述衬底的表面具有凹陷，包括：
9.在所述堆叠结构表面及所述凹槽中依次形成所述第一绝缘层和所述第二绝缘层；
10.对所述绝缘层进行研磨以磨平所述凹陷，包括：
11.对所述第二绝缘层进行研磨以磨平所述凹陷。
12.在本发明的一实施例中，对所述绝缘层进行研磨以磨平所述凹陷后还包括：在所述栅线隙区形成栅线隙，所述栅线隙被所述凹槽隔断；在所述栅线隙中填充导电材料以形成阵列共源极。
13.在本发明的一实施例中，在所述栅线隙中填充导电材料以形成阵列共源极后还包括：形成跨越所述凹槽中的绝缘层的连接桥，所述连接桥连通被所述绝缘层隔开的阵列共源极。
14.在本发明的一实施例中，所述堆叠结构表面的绝缘层的厚度为 150-250nm。
15.在本发明的一实施例中，对所述绝缘层进行研磨以磨平所述凹陷的步骤，包括通过控制所述研磨的时间来控制研磨厚度。
16.在本发明的一实施例中，所述凹槽位于所述堆叠结构的核心区。
17.在本发明的一实施例中，上述方法还包括在所述堆叠结构中形成顶部选择栅切线，且在所述顶部选择栅切线中填充绝缘层，其中所述顶部选择栅切线和所述凹槽在同一刻蚀工艺中形成，且所述顶部选择栅切线中的绝缘层和所述凹槽中的绝缘层在同一填充工艺中形成。
18.在本发明的一实施例中，上述方法还包括在所述堆叠结构的核心区中形成沟道结构阵列，所述沟道结构阵列被所述栅线隙区分隔为多个区域。
19.在本发明的一实施例中，上述方法还包括形成位于所述沟道结构阵列的各个沟道结构顶部的导电插塞。
20.在本发明的一实施例中，所述堆叠结构包括一个堆栈或多个堆叠的堆栈。
21.本发明的另一方面提出一种三维存储器，包括衬底、堆叠结构、栅线隙和绝缘层。堆叠结构位于所述衬底上，包括交替层叠的栅极层和介电层。栅线隙贯穿堆叠结构到达衬底，栅线隙被隔断结构隔断。绝缘层设于隔断结构上部，其中，所述绝缘层相对远离所述衬底的表面是平坦的。
22.在本发明的一实施例中，所述绝缘层包括位于所述隔断结构上的第一绝缘层，以及位于所述第一绝缘层上的第二绝缘层，其中，所述第二绝缘层的相对远离所述第一绝缘层的表面是平坦的。
23.在本发明的一实施例中，三维存储器还包括位于所述栅线隙中的阵列共源极。
24.在本发明的一实施例中，三维存储器还包括跨越所述绝缘层的连接桥，所述连接桥连通被所述绝缘层隔开的阵列共源极。
25.在本发明的一实施例中，所述多个绝缘层位于所述堆叠结构的核心区。
26.在本发明的一实施例中，三维存储器还包括：顶部选择栅切线，贯穿所述堆叠结构中的多层栅极层和介电层；填充于所述顶部选择栅切线中的绝缘层，其中所述顶部选择栅切线中的绝缘层和所述隔断结构上部的绝缘层在同一填充工艺中形成。
27.与现有技术相比，本发明的三维存储器的制造方法，在形成覆盖栅线隙区的凹槽的绝缘层后再进行研磨，可以消除绝缘层表面的凹陷，从而避免后续工艺中材料的残留。因此本发明可以降低残留材料的脱落等隐患。
附图说明
28.包括附图是为提供对本技术进一步的理解，它们被收录并构成本技术的一部分，附图示出了本技术的实施例，并与本说明书一起起到解释本发明原理的作用。附图中：
29.图1是本技术一实施例的三维存储器的制造方法流程图。
30.图2a-2d是本技术一实施例中的三维存储器的示例性制造过程中的俯视示意图。
31.图3a-3g是本技术一实施例中的三维存储器的示例性制造过程中沿 y方向的剖面示意图。
32.图4a-4e是本技术一实施例中的三维存储器的示例性制造过程中沿 x方向的剖面示意图。
具体实施方式
33.为了更清楚地说明本技术的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本技术的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本技术应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
34.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
35.除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本技术的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
36.在本技术的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本技术保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
37.为了便于描述，在这里可以使用空间相对术语，如“在
……
之上”、“在
……
上方”、“在
……
上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在
……
上方”可以包括“在
……
上方”和“在
……
下方”两种方位。该器件也可以其他不同方式定位(旋转90 度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
38.此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本技术保护范围的限制。此外，尽管本技术中所使用的术语是从公知公用的术语中选择的，但是本技术说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本技术。
39.应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/ 或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
40.本技术中使用了流程图用来说明根据本技术的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
41.本公开的实施例描述一种三维存储器的制造方法。该方法在堆叠结构中形成贯穿的若干子阵列共源极，相邻子阵列共源极之间通过堆叠结构中形成的隔断结构隔开。隔断结构上部是贯穿多层栅极层和介电层的绝缘层，用于隔开堆叠结构顶部的栅极层。该方法可以减少隔断结构上部绝缘层的材料残留。
42.图1是本技术一实施例的三维存储器的制造方法流程图。图2a-2d 是本技术一实施例中的三维存储器的示例性制造过程中的俯视示意图。图3a-3g是本技术一实施例中的三维存储器的示例性制造过程中沿y方向的剖面示意图。图4a-4e是本技术一实施例中的三维存储器的示例性制造过程中沿x方向的剖面示意图。下面参考图1-图4e描述本技术实施例的制造方法。
43.在步骤101，提供半导体结构，包括衬底和位于衬底上的堆叠结构，堆叠结构包括交替层叠的栅极层和介电层。
44.图3a是图2a的a-a剖视图。参考图2a和3a所示，半导体结构包括衬底201和位于衬底上的包括第一堆栈210和第二堆栈220的堆叠结构。为简化起见，仅显示用于形成三维存储器的核心区的半导体结构。核心区用于形成存储单元阵列。堆叠结构包括交替堆叠的多个伪栅极层211以及多个介电层212。伪栅极层211可包括位于第二堆栈220的顶部一层或多层的顶部选择伪栅极层211a，还可包括位于第一堆栈210的底部的底部选择伪栅极层211b。
45.该衬底201可以是硅衬底(si)、锗衬底(ge)、锗化硅衬底(sige)、绝缘体上硅(soi，silicon on insulator)或绝缘体上锗(goi，germaniumon insulator)等。在一些实施例中，该衬底201还可以为包括其他元素半导体或化合物半导体的衬底，如gaas、inp或sic等。还可以是叠层结构，例如si/sige等。还可以包括其他外延结构，例如绝缘体上锗硅(sgoi)等。在一些实施例中，衬底201可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。
46.伪栅极层211以及介电层212可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。伪栅极层211以及介电层212具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。伪栅极层211以及绝缘层212的沉积方法可以包括化学气相沉积(cvd、 pecvd、lpcvd、hdpcvd)、原子层沉积(ald)，或物理气相沉积方法如分子束外延(mbe)、热氧化、蒸发、溅射等其各种方法。
47.各种制造技术(诸如栅极首先制造技术、栅极最后制造技术等)可以用于制造三维存储器。如图3a所示，栅极最后制造技术使用伪栅极层来便于存储器单元的沟道结构的形成，并在沟道结构的形成之后利用存储器单元的栅极代替伪栅极层。为了利用栅极代替伪栅极层，移除伪栅极层并随后形成栅极层。栅极首先制造技术比存储器单元的沟道结构更早地形成存储器单元的栅极。在此制造技术中，作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。
48.继续参考图2a和3a所示，在底部的第一堆栈210中已事先形成第一沟道孔215并填充牺牲层214。牺牲层214的材料可以是多晶硅。如图2a所示，第一沟道孔215的阵列被分为多个存储块(如202和 203)，每个存储块之间以栅线隙区204隔开。
49.另外，在第一沟道孔215底部分别形成了导电部217。导电部217 例如是以选择性外延生长(selective epitaxial growth,seg)工艺形成的硅。
50.需要指出是，尽管图3a的示例图中显示了包括2个堆栈的堆叠结构，但是更多或更少堆栈也在本技术的实施范围内。在其他示例中，可以使用单个堆栈，此时，堆叠结构中不会有预先形成的第一沟道孔 215、牺牲层214、导电部217等结构。
51.在步骤102，在经过平坦化且未经研磨的堆叠结构的栅线隙区中间隔形成多个凹槽，每一凹槽贯穿多层栅极层和介电层。
52.图3b是图2b的a-a剖视图。参考图2b和3b所示，在对堆叠结构的第二堆栈220平坦化后，且在研磨之前，在栅线隙区204中间隔形成多个凹槽221a。可以理解，凹槽221a分布在三维存储器的核心区。凹槽221a贯穿多层栅极层和介电层的叠层。凹槽221a下方仍然有许多栅极层和介电层的叠层。
53.在一个实施例中，在此步骤中还在堆叠结构中形成在x方向延伸的顶部选择栅切线221b。顶部选择栅切线221b用于在一个存储块中划分多个指存储区。每一顶部选择栅切线221b对着下方的一排虚设的第一沟道孔215。因此，顶部选择栅切线221b和凹槽221a在同一刻蚀工艺中形成。这种做法使得凹槽221a的形成依靠已有工艺即可完成，只需改变原本用于刻蚀顶部选择栅切线的光掩模图案，无需额外的光掩模和刻蚀工艺。在一个实施例中，凹槽221a和顶部选择栅切线221b的深度是相同的。在一个实施例中，凹槽221a在y方向上的宽度大于顶部选择栅切线221b在y方向的宽度。
54.在此，研磨典型地为化学机械研磨(chemical mechanical polishing, cmp)。常规上，平坦化后会有cmp步骤。本技术的发明人发现，移除此处的cmp步骤，可以缓解层厚不均匀的问题，进一步使得前述刻蚀(通常使用干法刻蚀)的工艺窗宽更大，刻蚀停留的深度更一致。
55.在步骤103，在堆叠结构表面及多个凹槽中覆盖绝缘层，其中多个凹槽上方的绝缘层表面具有凹陷。
56.图3c是图2c的a-a剖视图。如图2c和3c所示，在堆叠结构表面及多个凹槽221a中覆盖第一绝缘层222a。第一绝缘层222a可以使用炉管工艺形成。接着，如图3d所示，在堆叠结构表面及多个凹槽221a中覆盖第二绝缘层222b。第二绝缘层222b可以使用物理气相沉积(physical vapor deposition,pvd)工艺形成。第一绝缘层222a和第二绝缘层222b共同构成绝缘层222。
57.在同时形成了顶部选择栅切线的示例中，也在顶部选择栅切线221b 中填充绝缘层，更具体为第一绝缘层222a。顶部选择栅切线221b中的绝缘层和凹槽221a中的绝缘层在同一填充工艺中形成。
58.在一个实施例中，堆叠结构表面的绝缘层222(包括第一绝缘层和第二绝缘层)的厚度在150-250nm之间。绝缘层222的材料例如是氧化硅。
59.参考图3d所示，堆叠结构在凹槽221a及顶部选择栅切线221b上方的绝缘层表面具有凹陷223。
60.在步骤104，对绝缘层进行研磨以磨平凹陷。
61.图4a是图2c的b-b剖视图。参考2c、图3e和图4a所示，使用 cmp工艺对绝缘层进行研磨，以磨平凹陷223，得到平坦的绝缘层表面。在一个实施例中，控制研磨的时间来控制研磨厚度。举例来说，可将研磨厚度设定为20nm，并据此设置研磨时间。
62.与常规技术相比，在形成绝缘层后再进行研磨，可以消除凹陷，从而避免后续工艺中材料的残留。
63.在步骤105，在堆叠结构的核心区中形成沟道结构阵列，沟道结构阵列被栅线隙区分隔为多个区域。
64.参考图3f所示，形成垂直贯穿堆叠结构的多个沟道结构216。整体来看，在沟道结构中，沿沟道孔的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。垂直沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ald、cvd、 pvd等或其任意组合。
65.在步骤106，形成位于沟道结构阵列的各个沟道结构顶部的导电插塞。
66.参考图3f所示，在各个沟道结构顶部去除部分材料，再覆盖导电材料218a。导电材料218a例如是多晶硅。然后如图3g所示，去除堆叠结构表面的导电材料，保留沟道结构顶部的导电材料作为导电插塞218。
67.在此，由于导电材料218a之下的绝缘层已经是平整的，因此不会有残留的导电材料留在绝缘层表面，造成隐患。
68.在步骤107，在栅线隙区形成栅线隙，栅线隙被多个凹槽隔断。
69.图4b是图2d的b-b剖视图。参考2d和图4b所示，在栅线隙区 204没有凹槽221a及绝缘层222的区域垂直进行刻蚀，形成栅线隙205。在此，栅线隙205会被凹槽221a中绝缘层及凹槽221a之下的堆叠层所组成的隔断结构隔断。
70.由于隔断结构的支撑作用，形成栅线隙205时不易造成堆叠结构垮塌，提高了堆叠结构的稳定性。
71.参考图4b所示，在栅极最后制造技术中，在形成栅线隙205后，可通过栅线隙205去
除堆叠层中的伪栅极层211，形成间隙，并用栅极层211g代替伪栅极层211。栅极层211g的材料例如是金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。
72.在步骤108，在栅线隙中填充导电材料以形成阵列共源极。
73.参考步骤4c所示，在栅线隙205中先覆盖间隙壁225，再填充导电材料，形成形成阵列共源极226。在一个实施例中，间隙壁225的材料是氧化硅，导电材料例如是多晶硅。阵列共源极226仍然会被凹槽221a中绝缘层及凹槽221a之下的堆叠层所组成的隔断结构隔开。
74.在步骤109，形成跨越每个凹槽中的绝缘层的连接桥，连接桥连通被绝缘层隔开的阵列共源极。
75.参考图4d所示，在半导体结构表面覆盖绝缘层227，然后去除栅线隙205之上的绝缘层，形成开口。随后如图4e所示，在栅线隙205 的开口处覆盖导电材料，作为连接桥228。导电材料例如是金属钨、钴、铜、镍等。
76.在此使用了流程图用来说明根据本发明的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
77.在上述方法之后，再进行常规的步骤，即可得到根据本技术一实施例的三维存储器。下面结合参考图3g和图4e描述根据本技术一实施例的三维存储器的结构。三维存储器包括衬底201和位于衬底201 上的堆叠结构206。堆叠结构206包括交替层叠的栅极层211g和介电层212。栅线隙205贯穿堆叠结构206而到达衬底201。栅线隙205 被多个间隔的隔断结构隔断，每一隔断结构上部为绝缘层222，绝缘层222之下为交替层叠的栅极层211g和介电层212。每一绝缘层222 贯穿多层栅极层211g和介电层212。如前文参考图3e所描述的，每一绝缘层222的上表面是平坦的，没有小的凹陷，因此不会容纳例如多晶硅等杂质颗粒。
78.继续参考图4e所示，三维存储器还包括位于各个栅线隙205中的阵列共源极226。在每个栅线隙处，设有跨越每个绝缘层222的连接桥228，从而连通被隔断结构隔开的阵列共源极226。
79.参考图3g所示，三维存储器还包括顶部选择栅切线221b，贯穿堆叠结构中的多层栅极层和介电层。绝缘层同时填充于凹槽221a和顶部选择栅切线221b中。在一个实施例中，顶部选择栅切线中的绝缘层和隔断结构上部的绝缘层在同一填充工艺中形成，从而节省工艺。
80.在本发明的上下文中，三维存储器件可以是3d闪存，例如3d nand闪存。
81.上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术示范实施例的精神和范围。
82.同时，本技术使用了特定词语来描述本技术的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本技术至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本技术的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
83.同理，应当注意的是，为了简化本技术披露的表述，从而帮助对一个或多个发明实
施例的理解，前文对本技术实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本技术对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
84.一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有
±
20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本技术一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
85.虽然本技术已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本技术，在没有脱离本技术精神的情况下还可作出各种等效的变化或替换，因此，只要在本技术的实质精神范围内对上述实施例的变化、变型都将落在本技术的权利要求书的范围内。