半导体装置的制作方法

技术特征：
1.一种半导体装置，其具有：第1导电型的漂移层，其设置于半导体基板的第1主面与第2主面之间；以及第1导电型的缓冲层，其设置于所述漂移层与所述第1主面之间，与所述漂移层相比杂质峰值浓度高，所述缓冲层具有从所述第1主面侧起依次配置有第1缓冲层、第2缓冲层、第3缓冲层以及第4缓冲层的构造，如果将所述第1缓冲层的杂质峰值位置与所述第2缓冲层的杂质峰值位置之间的距离设为l12，将所述第2缓冲层的杂质峰值位置与所述第3缓冲层的杂质峰值位置之间的距离设为l23，则满足l23/l12≥3.5的关系。2.根据权利要求1所述的半导体装置，其中，构成所述第1缓冲层的杂质是磷，构成所述第2缓冲层、所述第3缓冲层以及所述第4缓冲层的杂质是质子。3.根据权利要求1或2所述的半导体装置，其中，如果将所述第2缓冲层的杂质峰值浓度设为c2，将所述第3缓冲层的杂质峰值浓度设为c3，将所述第4缓冲层的杂质峰值浓度设为c4，则满足c2＞c3＞c4的关系。4.根据权利要求1至3中任一项所述的半导体装置，其中，所述第2缓冲层、所述第3缓冲层以及所述第4缓冲层的杂质峰值浓度小于或等于2.0
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/cm3。5.根据权利要求1至4中任一项所述的半导体装置，其中，如果将所述第3缓冲层的杂质峰值位置与所述第4缓冲层的杂质峰值位置之间的距离设为l34，则满足l23/l34＞1的关系。6.根据权利要求1至5中任一项所述的半导体装置，其中，耐压小于或等于750v，所述漂移层的电阻率大于或等于20ω
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cm且小于或等于40ω
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cm，并且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于50μm且小于或等于80μm。7.根据权利要求1至5中任一项所述的半导体装置，其中，耐压为1200v，所述漂移层的电阻率大于或等于50ω
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cm且小于或等于90ω
·
cm，并且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于100μm且小于或等于130μm。8.根据权利要求1至5中任一项所述的半导体装置，其中，耐压为1700v，所述漂移层的电阻率大于或等于90ω
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cm且小于或等于130ω
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cm，并且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于170μm且小于或等于210μm。9.根据权利要求1至5中任一项所述的半导体装置，其中，耐压为2000v，所述漂移层的电阻率大于或等于130ω
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cm且小于或等于180ω
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cm，并且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于200μm且小于或等于260μm。10.根据权利要求1至5中任一项所述的半导体装置，其中，耐压为3300v，所述漂移层的电阻率大于或等于200ω
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cm且小于或等于350ω
·
cm，并且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于340μm且小于或等于420μm。11.根据权利要求1至5中任一项所述的半导体装置，其中，耐压为4500v，所述漂移层的电阻率大于或等于300ω
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cm且小于或等于450ω
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cm，并
且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于420μm且小于或等于540μm。12.根据权利要求1至5中任一项所述的半导体装置，其中，耐压为6500v，所述漂移层的电阻率大于或等于600ω
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cm且小于或等于900ω
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cm，并且所述漂移层的厚度与所述缓冲层的厚度的合计大于或等于580μm且小于或等于720μm。

技术总结
提供具有缓冲层的半导体装置，该缓冲层能够缓和地阻止电压施加时的耗尽层的延伸，并且能够使用低浓度的质子而实现。半导体装置具有：N型漂移层(1)，设置于半导体基板(20)的第1主面与第2主面之间；及N型缓冲层(10)，设置于N型漂移层(1)与第1主面之间，杂质峰值浓度比N型漂移层高。N型缓冲层具有从第1主面侧起依次配置有第1缓冲层(101)、第2缓冲层(102)、第3缓冲层(103)及第4缓冲层(104)的构造。如果将第1缓冲层的杂质峰值位置与第2缓冲层的杂质峰值位置之间的距离设为L12，将第2缓冲层的杂质峰值位置与第3缓冲层的杂质峰值位置之间的距离设为L23，则满足L23/L12≥3.5的关系。则满足L23/L12≥3.5的关系。则满足L23/L12≥3.5的关系。


技术研发人员：铃木健司 西康一 中村胜光 陈则 田中香次
受保护的技术使用者：三菱电机株式会社
技术研发日：2021.08.13
技术公布日：2022/2/23