非对称输入输出结构的制作方法

1.本发明一般涉及集成电路技术领域，特别涉及一种非对称输入输出结构。


背景技术：

2.以目前技术而言，集成电路(ic)已可用来同时执行多种不同类型的工作，而且将许多电路封装于芯片中或是在一个元件中整合不同用途的电路，可以增加集成电路整体的能力。集成电路通常包括一个或多个输入/输出(i/o)单元，是集成电路内部电路和外部设备电路进行信号交互的接口电路。
3.目前的输入输出结构设计均为对称结构，单个晶体管器件的工作电压不低于电源电压时一般采用单管设计，即nmos与pmos均为单管的对称结构。当单个晶体管器件的工作电压低于电源电压时采用堆叠式设计，即nmos与pmos均为双管的对称结构，或均为多管(包含串联与并联)的对称结构。当前的设计方案特别是堆叠式设计往往并非最佳的方案，特别是随着芯片制造工艺进入先进节点后该问题更为明显。
4.一方面因为制造工艺的线宽不断减小，器件的工作电压也不断降低，在一些应用领域，例如高速接口，速度最快的器件的名义耐压可能会低于电源电压，堆叠式设计往往成为一种选择，以满足耐压与可靠性要求，但必须付出一定程度性能下降的代价；另一方面nmos与pmos在制造上分离的工艺越来越多，例如栅介质、功函数匹配材料、应变工艺等，这样使得nmos与pmos的可靠性指标可能会差别相当大，体现在经时绝缘击穿(tddb，time dependent dielectric breakdown),热载流子注入(hci，hot carrier injection),偏压温度不稳定(bti，bias temperature instability)等方面。根据这些特点结合一些具体的设计和应用，包括电压范围、占空比、数据翻转速率、面积、偏置方式等，nmos与pmos的使用寿命可能会有相当大的差异。因此，本技术提出了一种高性能的非对称输入输出结构。


技术实现要素：

5.本发明的目的在于提供一种非对称输入输出结构，采用单管和堆叠式设计，在满足使用寿命和可靠性要求的同时，达到降低功耗，提高电路性能的目的。
6.本技术的一方面公开了一种非对称输入输出结构，包括：
7.第一电源节点和第二电源节点，分别连接第一电压和第二电压；
8.上拉单元和下拉单元，所述上拉单元和所述下拉单元连接于所述第一电源节点和所述第二电源节点之间，所述上拉单元和所述下拉单元之间的节点连接输入/输出节点；
9.其中，所述上拉单元包括一个或多个上拉晶体管，所述下拉单元包括一个或多个下拉晶体管，并且所述上拉晶体管和所述下拉晶体管的个数不同，所述第一电压高于所述第二电压。
10.在一优选例中，所述上拉单元包括第一上拉晶体管，所述下拉单元包括第一下拉晶体管和第二下拉晶体管，其中，所述上拉晶体管是pmos晶体管，所述下拉晶体管是nmos晶体管。
11.在一优选例中，所述第一上拉晶体管的源极连接所述第一电源节点，漏极连接所述输入/输出节点，所述第一上拉晶体管导通时其栅极连接地电压，截止时其栅极连接所述第一电压；
12.所述第一下拉晶体管的源极连接所述第二电源节点，漏极连接所述第二下拉晶体管的源极，所述第一下拉晶体管导通时其栅极连接最大工作电压，截止时其栅极连接所述地电压；
13.所述第二下拉晶体管的漏极连接所述输入/输出节点，栅极连接所述最大工作电压，或：所述第二下拉晶体管导通时其栅极连接所述第一电压，截止时其栅极连接所述第一电压与所述最大工作电压之间的差值电压。
14.在一优选例中，所述第一电压大于所述最大工作电压。
15.在一优选例中，所述第一上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管分别由一个或多个并联的晶体管的形成。
16.在一优选例中，所述上拉单元包括第一上拉晶体管和第二上拉晶体管，所述下拉单元包括第一下拉晶体管，所述上拉晶体管是pmos晶体管，所述下拉晶体管是nmos晶体管。
17.在一优选例中，所述第一上拉晶体管的源极连接所述第一电源节点，漏极连接所述第二上拉晶体管的源极，所述第一上拉晶体管导通时其栅极连接所述第一电压与最大工作电压之间的差值电压，截止时其栅极连接所述第一电压；
18.所述第二上拉晶体管的漏极连接所述输入/输出节点，栅极连接所述第一电压与所述最大工作电压之间的差值电压，或：所述第二上拉晶体管导通时其栅极连接所述第一电压与所述最大工作电压之间的差值电压，截止时其栅极连接所述第一电压；
19.所述第一下拉晶体管的源极连接所述第二电源节点，漏极连接所述输入/输出节点，所述第一下拉晶体管导通时其栅极连接所述第一电压，截止时其栅极连接所述地电压。
20.在一优选例中，所述第一电压大于所述最大工作电压。
21.在一优选例中，所述第一上拉晶体管、所述第二上拉晶体管和所述第一下拉晶体管分别由一个或多个并联的晶体管的形成。
22.在一优选例中，所述上拉单元和所述下拉单元之间的节点通过电阻器连接所述输入/输出节点。
23.本技术公开的非对称输入输出结构中上拉单元和下拉单元分别采用单管结构或堆叠式结构，相同输出阻抗下器件尺寸减小，从而减小了器件电容和寄生电容，降低了器件工作的动态功耗。并且，可以降低输出阻抗随输出电压变化的敏感性，提高输出阻抗的线性度，避免了码间干扰，改善输出信号的信号完整性。
附图说明
24.参考以下附图描述本技术的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
25.图1示出了根据本技术一个实施例的采用单个pmos晶体管和两个nmos晶体管的非对称输入输出结构的示意图。
26.图2示出了根据本技术另一个实施例的采用单个pmos晶体管和两个nmos晶体管的非对称输入输出结构的示意图。
27.图3示出了根据本技术一个实施例的采用两个pmos晶体管和单个nmos晶体管的非对称输入输出结构的示意图。
28.图4示出了根据本技术另一个实施例的采用两个pmos晶体管和单个nmos晶体管的非对称输入输出结构的示意图。
29.图5示出了根据本技术另一个实施例的上拉单元采用两个pmos晶体管的非对称输入输出结构的示意图。
30.图6示出了根据本技术另一个实施例的上拉单元采用三个pmos晶体管的非对称输入输出结构的示意图。
具体实施方式
31.现在将描述本技术的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本技术。
32.另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
33.在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本技术的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
34.本技术的第一实施方式公开了一种非对称输入输出结构，该非对称输入输出结构包括：第一电源节点和第二电源节点，连接于所述第一电源节点和所述第二电源节点之间的上拉单元和下拉单元，所述上拉单元和所述下拉单元之间的节点连接输入/输出节点。其中，所述上拉单元包括一个或多个上拉晶体管，所述下拉单元包括一个或多个下拉晶体管，并且所述上拉晶体管和所述下拉晶体管的个数不同。所述上拉晶体管可以是第一类型晶体管，所述下拉晶体管可以是第二类型晶体管。所述输入/输出节点可以连接外部电路，实现芯片内部电路和外部设备电路的信号交互。
35.在一个实施例中，所述上拉单元可以包括一个、两个、三个或更多个上拉晶体管，所述下拉单元可以包括一个、两个、三个或更多个下拉晶体管，其中，上拉晶体管和下拉晶体管的个数不同。在一个实施例中，所述上拉单元为单管设计，所述下拉单元为堆叠式设计，例如，所述上拉单元包括一个上拉晶体管，所述下拉单元包括两个下拉晶体管。
36.应当理解，通过控制上拉单元和下拉单元的导通和截止，即控制上拉晶体管和下拉晶体管的导通和截止，实现信号的输入和输出。当上拉单元或下拉单元包括两个或多个晶体管时，所述导通和截止需同时导通和截止上拉单元或下拉单元的两个或多个晶体管。
37.图1示出了非对称输入输出结构的一实施例的示意图。该非对称输入输出结构包括第一电源节点s1、第二电源节点s2、连接在第一电源节点s1和第二电源节点s2之间的上拉单元10和下拉单元20，所述上拉单元10和所述下拉单元20之间的节点s0连接输入/输出节点30。输入/输出节点30可以是焊盘或引脚。所述上拉单元10包括第一上拉晶体管p1，所述下拉单元20包括第一下拉晶体管n1和第二下拉晶体管n2，其中，所述上拉晶体管p1是pmos晶体管，所述下拉晶体管n1、n2是nmos晶体管；所述第一电源节点s1的电压为第一电压vdd，所述第二电源节点s2的电压为第二电压vss。通常，第一电压vdd高于第二电压vss。
38.在一个实施例中，所述第一上拉晶体管p1的源极连接所述第一电源节点s1，漏极连接所述输入/输出节点30，当栅极连接地电压时第一上拉晶体管p1导通(on)，当栅极连接第一电压vdd时第一上拉晶体管p1截止(off)。优选的，所述第一电压vdd可以是电源电压。所述第一下拉晶体管n1的源极连接所述第二电源节点s2，漏极连接所述第二下拉晶体管n2的源极，当第一下拉晶体管n1的栅极连接最大工作电压vmax时第一下拉晶体管n1导通，当第一下拉晶体管n1的栅极连接所述地电压gnd时第一下拉晶体管n1截止，其中，最大工作电压是晶体管工作的最大承受电压。在一个实施例中，所述第一电压vdd大于所述最大工作电压vmax。在一个实施例中，第二电压vss小于最大工作电压vmax，优选的，第二电压vss为地电压。所述第二下拉晶体管n2的漏极连接所述输入/输出节点30，栅极连接所述最大工作电压vmax，无论第二下拉晶体管导通或截止。
39.通常，第一电压vdd可以大于晶体管的最大工作电压vmax，但本领域技术人员应当理解，第一电压vdd可以小于或等于晶体管的最大工作电压vmax，此为根据电路的实际工作需要进行的设定，本发明并不以此为限。
40.图2示出了非对称输入输出结构的另一实施例的示意图。该实施例中的电路结构与图1所示的相同，并且第一上拉晶体管p1、第一下拉晶体管n1导通和截止时栅极电压与图1的偏置情况一样。当所述第二下拉晶体管n2的栅极连接所述第一电压vdd时所述第二下拉晶体管n2导通，当所述第二下拉晶体管n2的栅极连接所述第一电压vdd与所述最大工作电压vmax之间的差值电压(vdd-vmax)时所述第二下拉晶体管n2截止。本实施例中，由于第二下拉晶体管n2截止时所施加的栅极电压vdd-vmax小于最大工作电压vmax，使得截止时的栅源电压较小，从而减小沟道漏电流，并且降低静态功耗。
41.在一个实施例中，所述上拉单元10和所述下拉单元20之间的节点s0可通过电阻器(图中未示出)连接所述输入/输出节点30。
42.图3示出了非对称输入输出结构的又一实施例的示意图。该非对称输入输出结构包括第一电源节点s1、第二电源节点s2、连接在第一电源节点s1和第二电源节点s2之间的上拉单元10和下拉单元30，所述上拉单元10和所述下拉单元20之间的节点s0连接输入/输出节点30。所述上拉单元10包括第一上拉晶体管p1和第二上拉晶体管p2，所述下拉单元20包括第一下拉晶体管n1。其中，所述上拉晶体管p1、p2是pmos晶体管，所述下拉晶体管n1是nmos晶体管；所述第一电源节点s1的电压为第一电压vdd，所述第二电源节点s2的电压为第二电压vss。通常，第一电压vdd高于第二电压vss。
43.在一个实施例中，所述第一上拉晶体管p1的源极连接所述第一电源节点s1，漏极连接所述第二上拉晶体管p2的源极，当所述第一上拉晶体管p1的栅极在连接第一电压vdd与最大工作电压vmax之间的差值电压(vdd-vmax)时第一上拉晶体管p1导通(on)，当所述第一上拉晶体管p1的栅极在连接所述第一电压vdd时第一上拉晶体管p1截止(off)。其中，最大工作电压是晶体管工作的最大承受电压。在一个实施例中，所述第一电压vdd大于所述最大工作电压vmax。在一个实施例中，第二电压vss小于最大工作电压vmax，优选的，电压vss为地电压。所述第二上拉晶体管p2的漏极连接所述输入/输出节点30，栅极连接所述第一电压vdd与所述最大工作电压vmax之间的差值电压(vdd-vmax)，无论第二上拉晶体管p2导通或截止。所述第一下拉晶体管n1的源极连接所述第二电源节点s2，漏极连接所述输入/输出节点30，栅极连接所述第一电压vdd时第一下拉晶体管n1导通，栅极连接所述地电压gnd时
截止。
44.图4示出了非对称输入输出结构的另一实施例的示意图。该实施例中的电路结构与图3的结构相同，并且第一上拉晶体管p1、第一下拉晶体管n1导通和截止时栅极电压与图3的偏置情况一样，所述第二上拉晶体管p2栅极连接所述第一电压vdd与所述最大工作电压vmax之间的差值电压(vdd-vmax)时导通，栅极连接所述第一电压vdd时截止。在本实施例中，第二上拉晶体管p2截止时的栅极电压vdd-vmax小于电压vmax，使得截止时的栅源电压较小，从而减小沟道漏电流，并且降低静态功耗。
45.在一个实施例中，所述上拉单元10和所述下拉单元30之间的节点s0通过电阻器(图中未示出)连接所述输入/输出节点30。
46.需要指出的是，本技术中的一个、两个、三个、或多个晶体管是以电气连接定义的，而非以版图或主观理解定义。仅以上拉单元中为例，如图5所示，上拉单元10可包括并联的两个上拉晶体管p11、p12，如图6所示，上拉单元10包括并联的三个上拉晶体管p11、p12、p12。虽然pmos或nmos可以由两个或若干个器件并联组成，但在电气连接上看所有的栅、源和漏极所连接的端口与一个晶体管的情况下完全相同，所以这些情况均应视作“一个”晶体管，从而在本技术的保护范围内。
47.本技术公开的非对称输入输出结构中的上拉单元和下拉单元分别采用单管结构或堆叠式结构，相同输出阻抗下器件尺寸减小，从而减小了器件电容和寄生电容，降低了器件工作的动态功耗。并且，可以降低输出阻抗随输出电压变化的敏感性，提高输出阻抗的线性度，避免了码间干扰，改善输出信号的信号完整性。需要指出的是，对于非对称输入输出结构的更一般情形(不限于一端为单管另一端为双管堆叠)，例如一端为单管，另一端为三管；或一端为三管，另一端为双管堆叠，所述优点仍然成立，从而在本技术的保护范围内。
48.需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
49.在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
50.在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也
是可以的或者可能是有利的。