半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本专利申请要求于2020年7月29日在韩国知识产权局提交的韩国专利申请no.10-2020-0094161的优先权的权益，其内容通过引用整体合并于此。
技术领域
3.一些示例实施例涉及半导体器件及其制造方法。


背景技术：

4.随着半导体元件逐渐高度集成，各个电路图案被进一步小型化以在相同的面积中实现更多半导体元件。即，随着半导体元件的集成度增加，半导体元件的组件的设计规则减小。
5.在高度微缩的半导体元件中，形成多条布线和介于它们之间的多个掩埋接触(bc)的工艺逐渐变得复杂和困难。


技术实现要素：

6.一些示例实施例提供了半导体器件，其中，通过将激光照射到存储接触上来改善可靠性。
7.可替代地或另外地，一些示例实施例提供用于制造半导体器件的方法，其中，通过将激光照射到存储接触上来改善可靠性。
8.根据一些示例实施例，半导体存储器件包括：衬底，所述衬底包括元件分隔膜和由所述元件分隔膜限定的有源区；位线结构，所述位线结构位于所述衬底上；沟槽，所述沟槽位于所述元件分隔膜和所述有源区中，所述沟槽位于所述位线结构的至少一侧，并且包括位于所述元件分隔膜中的第一部分和位于所述有源区中的第二部分，所述第一部分的底表面布设为高于所述第二部分的底表面；单晶存储接触，所述单晶存储接触填充所述沟槽；以及信息存储元件，所述信息存储元件电连接到所述单晶存储接触。
9.根据一些示例实施例，半导体存储器件包括：衬底；第一元件分隔膜和第二元件分隔膜，所述第一元件分隔膜和所述第二元件分隔膜位于所述衬底中并且彼此相邻；沟槽，所述沟槽包括位于所述第一元件分隔膜中的第一部分和位于所述第一元件分隔膜与所述第二元件分隔膜之间的所述衬底中的第二部分，所述第一部分的底表面高于所述第二部分的底表面，用于将所述第一部分的所述底表面和所述第二部分的所述底表面连接的连接侧壁由所述第一元件分隔膜限定；以及存储接触，所述存储接触填充所述沟槽。所述衬底和所述存储接触包括单晶硅。
10.根据一些示例实施例，用于制造半导体器件的方法包括：在衬底上形成位线结构，所述衬底包括元件分隔膜；在所述位线结构的至少一侧，在所述元件分隔膜中以及在所述衬底中形成沟槽，所述沟槽包括位于所述元件分隔膜中的第一部分和位于所述衬底中的第二部分，所述第一部分的底表面高于所述第二部分的底表面；在所述沟槽中形成存储接触；
用激光照射所述存储接触以使所述存储接触再结晶；以及在所述存储接触上形成着陆焊盘。所述存储接触是单晶存储接触。
11.然而，本发明构思不限于本文阐述的构思。通过参考下面给出的详细描述，示例实施例的以上和其他方面对于本发明构思所属领域的普通技术人员而言将变得更加容易理解。
附图说明
12.通过参照附图详细描述本发明构思的一些示例实施例，示例实施例的上述和其他方面以及特征将变得更加容易理解，在附图中：
13.图1是根据一些示例实施例的半导体器件的示意性布局图；
14.图2是沿着图1的线i-i'截取的截面图；
15.图3是用于说明根据一些示例实施例的半导体器件的图；
16.图4至图12是用于说明根据一些示例实施例的制造半导体器件的方法的中间阶段图；
17.图13是用于说明根据一些示例实施例的将激光照射到半导体器件的图；
18.图14是用于说明根据一些示例实施例的将激光照射到半导体器件的图；
19.图15是用于说明根据一些示例实施例的半导体器件的电阻的曲线图；
20.图16a和图16b是用于说明根据一些示例实施例的半导体器件的掺杂剂的浓度的曲线图；和
21.图17a和图17b是用于说明根据一些示例实施例的半导体器件的掺杂剂的浓度的曲线图。
具体实施方式
22.尽管在根据一些示例实施例的半导体器件的附图中将dram(动态随机存取存储器)作为示例示出，但是本发明构思不限于此。例如，半导体器件可以是或包括其他存储器，例如非易失性存储器，例如基于滞后的存储器(hysteresis-based memory)。
23.图1是根据一些示例实施例的半导体器件的示意性布局图。图2是沿着图1的线i-i'截取的截面图。
24.参照图1，根据一些示例实施例的半导体器件可以包括多个有源区act。有源区act可以由形成在衬底(图2的100)内部/内的元件分隔膜(图2的110)限定。有源区act可以在第一方向dr1上延伸。
25.随着半导体器件的设计规则的减少，如图所示，有源区act可以以对角线或斜线的条的形式布设。
26.在有源区act上，可以跨有源区act布设多个栅电极。多个栅电极可以在第二方向dr2上延伸以彼此平行。多个栅电极可以是例如多条字线wl。第二方向dr2可以以90度或非90度的角度与第一方向dr1相交。例如，第二方向dr2可以以大于45度但小于90度的角度(例如以50度、60度、70度或80度的角度，或者以45度与90度之间的任何角度)与第一方向dr1相交。
27.字线wl可以以相等的间隔布设，并且可以具有特定的(或可替代地，预定的)节距。
字线wl的宽度或字线wl之间的间隔可以根据设计规则来确定，并且可以例如基于诸如在半导体器件的制造中使用的设备/工具的光刻能力之类的能力。
28.在与字线wl正交的第三方向dr3上延伸的多条位线bl可以布设在字线wl上。多条位线bl可以在第三方向dr3上延伸以彼此平行。第三方向dr3可以以90度的角度与第二方向dr2相交；然而，示例实施例不限于此。
29.位线bl可以以相等的间隔布设，并且可以具有特定的(或可替代地，预定的)节距。位线bl的宽度或位线bl之间的间隔可以根据设计规则来确定，并且可以例如基于诸如在半导体器件的制造中使用的设备/工具的光刻能力之类的能力。
30.根据一些示例实施例的半导体器件可以包括形成在有源区act上的各种接触布置。各种接触布置可以包括例如直接接触(dc)、掩埋接触(bc)、着陆焊盘(landing pad，lp)等。
31.直接接触dc可以布设在有源区act的中央部分中。直接接触dc可以指或对应于将有源区act电连接(例如，直接电连接)到位线bl的接触。
32.掩埋接触bc可以布设在有源区act的两端处。掩埋接触bc可以形成为在相邻的字线wl之间以及在相邻的位线bl之间与有源区act和元件分隔膜(图2的110)交叠。掩埋接触bc可以布设在多条位线bl中的两条相邻的位线bl之间。掩埋接触bc可以指或对应于将有源区act连接(例如，电连接和/或直接连接)到信息存储元件的下电极(图2的171)的接触。
33.着陆焊盘lp可以布设为邻近有源区act的两端，以与掩埋接触bc部分交叠。着陆焊盘lp可以布设在有源区act与掩埋接触bc之间，并且可以布设在掩埋接触bc与信息存储元件的下电极(图2的171)之间。着陆焊盘lp可以增大掩埋接触bc与有源区act之间的接触面积，并且有源区act与信息存储元件的下电极(图2的171)之间的接触电阻可以相应地减小。
34.在与字线wl正交的第三方向dr3上延伸的多条位线bl可以布设在字线wl上。多条位线bl可以在第三方向dr3上延伸以彼此平行。
35.位线bl可以以相等的间隔布设，并且可以具有特定的(或可替代地，预定的)节距。位线bl的宽度或位线bl之间的间隔可以根据设计规则来确定，并且可以例如基于诸如在半导体器件的制造中使用的设备/工具的光刻能力之类的能力。
36.参照图1和图2，根据一些示例实施例的半导体器件可以包括衬底100、元件分隔膜110、绝缘图案120、字线wl、位线结构135_1和135_2、位线接触136、存储接触140、间隔物结构150、存储焊盘160、层间绝缘膜180和信息存储元件170。
37.衬底100可以是或包括未掺杂或轻掺杂的块状硅或soi(绝缘体上硅)。相反，尽管衬底100可以是或包括硅衬底，或者可以包括其他材料，例如，硅锗、sgoi(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但是示例实施例不限于此。在下面的说明中，将衬底100说明为硅衬底。
38.元件分隔膜110可以形成在衬底100中。元件分隔膜110可以具有sti(浅沟槽隔离)结构，其具有良好的(例如，优异的)元件分隔特性。元件分隔膜110可以利用诸如高密度等离子体(hdp)沉积工艺的化学气相沉积(cvd)工艺和/或利用旋涂玻璃(sog)工艺形成或沉积。元件分隔膜110可以在衬底100内部限定有源区act。元件分隔膜110可以包括彼此相邻的第一元件分隔膜110_1和第二元件分隔膜110_2。
39.由元件分隔膜110限定的有源区act可以具有包括短轴和长轴的长岛形式，如图1
所示。有源区act可以具有斜线形式，以相对于形成在元件分隔膜110中的字线wl具有小于90度的角度。另外，有源区act可以具有斜线形式，以相对于形成在元件分隔膜110上的位线bl具有小于90度的角度。例如，有源区act可以在相对于第二方向dr2和第三方向dr3具有特定的(或可替代地，预定的)角度的第一方向dr1上延伸。
40.尽管元件分隔膜110可以包括例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种，但是示例实施例不限于此。
41.尽管图2示出了元件分隔膜110被形成为单个绝缘膜，但这仅是为了便于说明，并且示例实施例不限于此。
42.绝缘图案120可以形成在衬底100和第二元件分隔膜110_2上。绝缘图案120可以在未形成有位线结构135_1和135_2以及存储接触140的区域中沿着衬底100的上表面和第二元件分隔膜110_2的上表面延伸。绝缘图案120可以包括与第二元件分隔膜110_2交叠的区域和不与第二元件分隔膜110_2交叠的区域。
43.尽管绝缘图案120可以是单个膜，但是其可以是包括第一绝缘膜121和第二绝缘膜122的多层膜，如图2所示。第一绝缘膜121可以是或包括例如氧化硅。第二绝缘膜122可以包括具有与第一绝缘膜121不同的蚀刻选择性的材料。例如，第二绝缘膜122可以是或包括氮化硅。绝缘图案120可以利用cvd工艺形成；然而，示例实施例不限于此。
44.位线结构135_1和135_2可以布设在衬底100、元件分隔膜110和绝缘图案120上。位线结构135_1和135_2可以包括第一位线结构135_1和第二位线结构135_2。第一位线结构135_1和第二位线结构135_2可以在第二方向dr2上交替布设。例如，第二位线结构135_2可以布设在沿第二方向dr2彼此相邻的第一位线结构135_1之间。
45.第一位线结构135_1可以布设在(例如，直接布设在)位线接触136上。第二位线结构135_2可以布设在(例如，直接布设在)第二元件分隔膜110_2上的绝缘图案120上。
46.位线结构135_1和135_2可以沿着第三方向dr3跨有源区act和字线wl长长地延伸。例如，位线结构135_1和135_2可以对角线地跨有源区act并且垂直地跨字线wl。多条位线结构135_1和135_2可以延伸为彼此平行。另外，位线结构135_1和135_2可以以相等的间隔彼此间隔开。
47.位线结构135_1和135_2可以包括布设在衬底100上的位线130和布设在位线130上的覆盖图案134。
48.布设在稍后将描述的位线接触136上的第一位线130_1可以包括顺序堆叠的第二导电膜132和第三导电膜133。布设在绝缘图案120上的第二位线130_2可以包括顺序地堆叠的第一导电膜131、第二导电膜132和第三导电膜133。然而，示例实施例不限于此。例如，位线130可以是或包括单个膜，或者由单个膜组成。
49.第一导电膜131、第二导电膜132和第三导电膜133均可以包括例如诸如掺杂多晶硅的多晶硅、tin、tisin、钨、硅化钨或它们的组合。例如，第一导电膜131可以包括诸如掺杂多晶硅的多晶硅，第二导电膜132可以包括tisin，并且第三导电膜133可以包括钨。然而，示例实施例不限于此。
50.覆盖图案134可以布设在位线130上。例如，覆盖图案134可以布设在(例如，直接布设在)第三导电膜133上。尽管覆盖图案134可以是或包括氮化硅，并且可以利用cvd工艺形成，但是示例实施例不限于此。
51.位线接触136可以布设在彼此相邻的第一元件分隔膜110_1之间。第一位线结构135_1可以布设在彼此相邻的第一元件分隔膜110_1之间的有源区act上。第一位线结构135_1可以布设在位线接触136上，并且可以通过位线接触136电连接(例如，直接电连接)到有源区act。
52.位线接触136可以在第四方向dr4上穿透绝缘图案120，以将衬底100的有源区act连接到位线结构135_1和135_2。例如，衬底100可以包括形成在有源区act和元件分隔膜110内部/内的第一沟槽136t。第一沟槽136t可以穿透绝缘图案120以暴露有源区act的一部分。位线接触136可以形成在第一沟槽136t中/内，以连接衬底100的有源区act和位线130。位线接触136可以是或对应于图1的直接接触dc。
53.在一些示例实施例中，如图2所示，第一沟槽136t可以暴露有源区act的中央。因此，位线接触136可以连接到有源区act的中央。第一沟槽136t的一部分可以与元件分隔膜110的一部分交叠。结果，第一沟槽136t不仅可以暴露衬底100的一部分，而且可以暴露元件分隔膜110的一部分。
54.位线接触136可以包括导电材料。位线结构135_1和135_2的位线130可以电连接(例如，直接电连接)到衬底100的有源区act。衬底100的连接到位线接触136的有源区act可以用作源极和漏极区。
55.在一些示例实施例中，位线接触136可以是或包括例如与第一导电膜131相同(例如，完全相同)的材料，和/或可以与第一导电膜131同时形成。例如，位线接触136可以包括诸如掺杂多晶硅的多晶硅。然而，示例实施例不限于此，并且根据制造工艺，位线接触136可以包括与第一导电膜131不同的材料。
56.间隔物结构150可以沿着位线结构135_1和135_2的侧壁延伸。例如，间隔物结构150可以在第三方向dr3上延伸。
57.在一些示例实施例中，间隔物结构150的一部分/部分可以布设在第一沟槽136t内部。例如，如图2所示，间隔物结构150的下部可以沿着位线接触136的侧壁延伸。位线接触136的下部可以填充第一沟槽136t的一部分，并且间隔物结构150的下部可以填充第一沟槽136t的另一部分。在位线结构135_1和135_2的未布设位线接触136的区域中，间隔物结构150可以布设在绝缘图案120上。
58.间隔物结构150可以是或包括多层膜，该多层膜包括多种类型的绝缘材料的组合。如图2所示，间隔物结构150可以包括例如第一间隔物151、第二间隔物153、第三间隔物154和第四间隔物155。例如，第一间隔物151、第二间隔物153、第三间隔物154和第四间隔物155可以包括氧化硅膜、氮化硅膜、氮氧化硅膜(sion)、碳氮氧化硅膜(siocn)、诸如清洁干燥空气之类的空气和它们的组合中的一种，并且可以利用诸如cvd工艺的共形沉积工艺形成。然而，示例实施例不限于此。
59.第二沟槽140t可以布设在位线结构135_1和135_2的至少一侧。第二沟槽140t可以布设在彼此相邻的第一位线结构135_1和第二位线结构135_2之间。
60.第二沟槽140t可以形成为延伸到衬底100的内部。第二沟槽140t可以在第四方向dr4上穿透绝缘图案120，以暴露元件分隔膜110的一部分和衬底100的有源区act的一部分。
61.另外地或可替代地，第二沟槽140t可以暴露绝缘图案120的下表面的一部分。第二沟槽140t可以暴露绝缘图案120的在第四方向dr4上不与第二元件分隔膜110_2交叠的下表
面。
62.第二沟槽140t可以包括形成在元件分隔膜110中的第一部分140t_1和形成在衬底100中的第二部分140t_2。第二沟槽140t的第一部分140t_1可以布设在(例如，直接布设在)第一元件分隔膜110_1上，并且第二沟槽140t的第二部分140t_2可以布设在(例如，直接布设在)彼此相邻的第一元件分隔膜110_1和第二元件分隔膜110_2之间的衬底100上。例如，第二沟槽140t的第一部分140t_1可以指或对应于在第四方向dr4上与元件分隔膜110交叠的部分，并且第二沟槽140t的第二部分140t_2可以指或对应于在第四方向dr4上与衬底100交叠的部分。
63.第二沟槽140t的下表面可以具有台阶。例如，第一部分140t_1的底表面140t_1_b可以布设为高于第二部分140t_2的底表面140t_2_b。然而，示例实施例不限于此。例如，在一些实施例中，第一部分140t_1的底表面140t_1_b可以形成在与第二部分140t_2的底表面140t_2_b相同的平面上或低于第二部分140t_2的底表面140t_2_b。
64.第二部分140t_2的底表面140t_2_b可以布设为低于位线接触136的顶表面136u。
65.连接第一部分140t_1的底表面140t_1_b和第二部分140t_2的底表面140t_2_b的连接侧壁可以由布设有第一位线结构135_1的至少一部分的第一元件分隔膜110_1限定。
66.存储接触140可以布设在第一位线结构135_1与第二位线结构135_2之间。存储接触140可以布设在第二沟槽140t内部。这里，存储接触140可以是或对应于图1的掩埋接触bc。
67.存储接触140可以布设在元件分隔膜110和衬底100的有源区act上。存储接触140可以在第四方向dr4上与第一元件分隔膜110_1的一部分交叠，并且可以在第四方向dr4上与衬底100的在彼此相邻的第一元件分隔膜110_1和第二元件分隔膜110_2之间的有源区act交叠。衬底100的与存储接触140接触(例如，直接接触)的有源区act可以用作源极和漏极区。
68.存储接触140可以与位线接触136和位线130间隔开。存储接触140可以通过绝缘图案120和间隔物结构150与位线接触136和位线130电绝缘。
69.存储接触140的上表面140u可以布设为高于位线接触136的上表面136_u。
70.存储接触140可以是或包括导电材料。尽管存储接触140可以是或包括例如掺杂或未掺杂的单晶硅，或者由例如掺杂或未掺杂的单晶硅组成，但是示例实施例不限于此。另外，存储接触140可以具有与衬底100的有源区act相同的晶体取向，例如，可以具有与衬底100的有源区act相同的米勒指数。在下文中，将参照图4至图12给出详细说明。
71.存储焊盘160可以布设在存储接触140上。存储焊盘160可以电连接(例如，直接电连接)到存储接触140。这里，存储焊盘160可以是或对应于图1的着陆焊盘lp。
72.存储焊盘160可以与位线结构135_1和135_2的上表面的一部分交叠，或者可以不与位线结构135_1和135_2的上表面交叠。
73.存储焊盘160可以包括例如诸如掺杂多晶硅的掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。存储焊盘160可以利用cvd工艺和/或物理气相沉积(pvd)工艺形成；然而，示例实施例不限于此。
74.层间绝缘膜180可以布设在存储焊盘160以及位线结构135_1和135_2上。此外，层间绝缘膜180可以填充第三沟槽180t。因此，多个存储焊盘160可以通过位线结构135_1和
135_2以及层间绝缘膜180彼此分隔开。在一些示例实施例中，层间绝缘膜180的上表面可以形成为高于存储焊盘160的上表面。可替代地或另外地，层间绝缘膜180可以暴露存储焊盘160的上表面的至少一部分。
75.层间绝缘膜180可以是或包括绝缘材料。尽管层间绝缘膜180可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜及它们的组合，但是示例实施例不限于此。
76.信息存储元件170可以布设在层间绝缘膜180和存储焊盘160上。信息存储元件170可以连接到存储焊盘160的上表面的被层间绝缘膜180暴露的部分。结果，信息存储元件170可以通过存储焊盘160和存储接触140电连接(例如，直接电连接)到形成在衬底100的有源区act中的源极和漏极区。
77.信息存储元件170可以包括例如但不限于诸如金属-绝缘体-金属电容器的电容器。信息存储元件170包括底单元板/下电极171、电容器绝缘膜172和顶单元板/上电极173。
78.下电极171可以具有例如圆柱形状或渐细的圆柱形状。
79.例如，信息存储元件170可以包括下电极171、电容器绝缘膜172和上电极173。电容器绝缘膜172可以介于下电极171与上电极173之间。信息存储元件170可以利用在下电极171与上电极173之间产生的电势差将电荷存储在电容器绝缘膜172中。
80.电容器绝缘膜172可以沿着下电极171的外壁形成(例如，共形地形成)。上电极173包裹在下电极171周围，但是不介于下电极171的内部。
81.上电极173形成在电容器绝缘膜172上。上电极173可以包裹下电极171的外壁。
82.下电极171可以包括例如但不限于掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化钨等中的至少一种)、金属(例如，钌、铱、钛、钽等)和导电金属氧化物(例如，氧化铱等)等。
83.电容器绝缘膜172可以包括例如但不限于以下一种：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌以及它们的组合。电容器绝缘膜172可以是或包括具有高介电常数的材料。电容器绝缘膜172可以包括提高电容器绝缘膜172的介电常数的其他材料；然而，示例实施例不限于此。
84.上电极173可以包括例如掺杂的半导体材料、金属、导电金属氮化物和金属硅化物中的至少一种。
85.图3是用于说明根据一些其他实施例的半导体器件的图。为了便于说明，将主要说明与使用图1和图2说明的内容不同的点。
86.参照图3，在根据一些其他实施例的半导体器件中，下电极171可以具有在衬底100的厚度方向上长长地延伸的酒杯形状和/或柱形状。例如，下电极171可以在第四方向dr4上长长地延伸。
87.更具体地，下电极171可以包括在衬底100的厚度方向上延伸的侧壁部分171s以及平行于衬底100的上表面的底部部分171b。下电极的底部部分171b可以将下电极的侧壁部分171s连接。此外，上电极173的一部分可以介于下电极的侧壁部分171s之间。
88.电容器绝缘膜172形成在下电极171上。电容器绝缘膜172可以沿着下电极171的轮廓形成。电容器绝缘膜172可以沿着下电极171的外壁和内壁形成。
89.图4至图12是用于说明根据一些示例实施例的制造半导体器件的方法的中间阶段
图。作为参考，图3至图12是沿着图1的线i-i'截取的中间阶段图。
90.参照图4，在衬底100中形成元件分隔膜110，例如，蚀刻衬底100并用元件分隔膜110填充，并且可以由元件分隔膜110限定有源区(图1的act)。可以在衬底100上形成在第二方向dr2上延伸并且在第三方向dr3上彼此间隔开的多条字线(图1的wl)。
91.随后，可以在衬底100和元件分隔膜110上形成预单元绝缘膜120p。预单元绝缘膜120p可以是或包括但不限于第一预单元绝缘膜121p和第二预单元绝缘膜122p。
92.随后，在将要形成位线接触136的区域中，可以去除第一预导电膜131p和预单元绝缘膜120p以形成第一沟槽136t。可以形成(例如，利用cvd工艺和/或诸如化学机械平坦化(cmp)工艺和/或回蚀工艺的平坦化工艺形成)填充第一沟槽136t的预位线接触136p。
93.可以在预位线接触136p和第一预导电膜131p上顺序地形成第二预导电膜132p和第三预导电膜133p。结果，可以在预单元绝缘膜120p上形成包括第一预导电膜131p、第二预导电膜132p和第三预导电膜133p的预布线导电膜130p。
94.随后，可以在预布线导电膜130p上形成(例如，利用cvd工艺和/或诸如化学机械平坦化(cmp)工艺和/或回蚀工艺的平坦化工艺形成)预布线覆盖图案134p。
95.参照图5，通过图案化(例如，利用光刻工艺图案化以及利用各向异性蚀刻工艺蚀刻)预布线导电膜130p和预布线覆盖图案134p，形成在衬底100和预单元绝缘膜120p上在第三方向dr3上延伸的多条位线130和覆盖图案134。
96.例如，可以在衬底100和预单元绝缘膜120p上形成在第三方向dr3上延伸的位线结构135_1和135_2。
97.此外，可以通过图案化形成在第一沟槽136t内部的预位线接触136p，在位线130与衬底100之间形成位线接触136。
98.参照图6，可以在第二预绝缘膜122p的上表面、第一沟槽136t的侧壁、位线接触136的侧壁以及位线结构135_1和135_2的侧壁和上表面上形成第一预间隔物膜151p。第一预间隔物膜151p可以以共形的方式形成。
99.随后，可以形成第四间隔物155以填充第一沟槽136t的内部。因此，第四间隔物155的上表面可以形成在与形成在第二预绝缘膜122p的上表面上的第一预间隔物膜151p的上表面相同的平面上。然而，示例实施例不限于此。
100.现在参照图7，可以沿着位线接触136的侧壁以及位线结构135_1和135_2的侧壁形成第二间隔物153和第三间隔物154。
101.第二间隔物153和第三间隔物154可以顺序地堆叠在第一预间隔物膜151p上。在形成有位线接触136的区域中，第二间隔物153和第三间隔物154可以形成为在第四方向dr4上与第四间隔物155交叠。结果，可以形成间隔物结构150。
102.参照图8，可以在衬底100中形成第二沟槽140t。
103.第二沟槽140t可以形成为穿透第一预绝缘膜121p和第二预绝缘膜122p。第二沟槽140t可以暴露第四间隔物155的侧壁的一部分、元件分隔膜110的一部分以及衬底100的有源区act的一部分。此外，第二沟槽140t可以暴露绝缘图案120的下表面的一部分。第二沟槽140t可以利用诸如湿法蚀刻工艺和/或干法蚀刻工艺的蚀刻工艺形成，并且可以通过使用与氧化硅相比更快地或以更快速率蚀刻单晶硅的一种化学品和/或多种化学品(例如，氢氧化钾(koh))来形成。
104.参照图9，可以在第二沟槽140t中形成预存储接触140p。预存储接触140p可以具有从衬底100的上表面100u起算的第一厚度t1。
105.预存储接触140p可以是或包括例如多晶硅。多晶硅可以利用cvd工艺沉积；然而，示例实施例不限于此。预存储接触140p可以掺杂有诸如磷(p)和/或砷(as)和/或碳(c)的杂质。预存储接触140p可以利用多晶硅的沉积和/或利用诸如离子注入工艺的注入工艺来原位掺杂；然而，示例实施例不限于此。预存储接触140p可以通过或可以不通过利用第二沟槽140t作为晶种层的外延工艺(例如，均质外延硅沉积工艺)形成。在第二沟槽140t上可以不形成外延层，并且可以在第二沟槽140t上直接沉积多晶硅。
106.预存储接触140p可能包括缺陷146，诸如接缝或空隙。缺陷146可以包括空气和/或湿气；然而，示例实施例不限于此。
107.参照图10，可以照射预存储接触140p。例如，可以将激光156照射到预存储接触140p上。激光156可以仅被预存储接触140p选择性地吸收。激光156可以具有被预存储接触140p吸收但不被外围区域吸收的波长。因此，外围区域可以不受到激光156的照射的影响或仅微小地受到激光156的照射的影响。
108.例如，在根据一些示例实施例的制造半导体器件的方法中，激光156的波长可以等于或高于与构成预存储接触140p的材料的带隙相对应的波长。此外，激光156可以具有1136.7nm或更小的波长，以便不被或基本上不被除了预存储接触140p之外的氮化硅膜、氧化硅膜等吸收。
109.例如，当预存储接触140p包括多晶硅时，激光156的波长可以为254.6nm以上并且1136.7nm以下。激光156可以是或基于例如yb:yag(镱:钇铝石榴石)(λ＝511nm)和/或nd:yag(钕:钇铝石榴石)(λ＝532nm)。
110.被激光156照射的预存储接触140p可以在熔化之后快速淬灭/迅速冷却，从而变成单晶/被再结晶。结果，可以形成包括单晶硅的存储接触140。存储接触140可以具有与衬底100的有源区act相同的晶体取向(例如，相同的米勒指数)。由于快速淬灭/快速冷却，存储接触140可以具有相同的晶体取向。
111.这里，单晶可以指或对应于基本上不存在晶界和/或接缝并且晶体(例如，有源区act内的晶体和存储接触140内的晶体)的取向为恒定的状态。单晶指或对应于层或部分基本上实际是单晶，即使存在或可能局部存在晶界或具有不同取向的部分。作为示例，基本上为单晶的层可以包括大量的低角度晶界。
112.另外地或可替代地，可以去除预存储接触140p中的缺陷146。
113.半导体器件是高度集成的，并且同时，半导体器件的尺寸也减小了。结果，存储接触140的尺寸减小并且纵横比增大。
114.由于工艺容易等原因，可以使用多晶硅来形成存储接触140。此时，由于存储接触140的高纵横比，可能在多晶硅中形成诸如接缝或空隙的缺陷146。另外地或可替代地，可能由第二位线结构135_2与衬底100的有源区act在第四方向dr4上相交的区域而在多晶硅中形成缺陷146。
115.随着存储接触140的直径减小和/或掺杂的硅的浓度增加，这种缺陷146可能变得严重。结果，半导体器件的操作特性会劣化。
116.然而，在根据一些示例实施例的半导体器件中，可以通过激光照射来去除存储接
触140的内部缺陷146。结果，存储接触140与信息存储元件170之间的接触面积可以增加，和/或衬底100与信息存储元件170之间的电阻可以减小。
117.可替代地或另外地，存储接触140可以包括单晶硅。存储接触140的晶体取向可以与衬底100的晶体取向相同。因此，由于不存在存储接触140的晶体边界或者存储接触140的晶体边界减小，所以掺杂剂(例如，硼和/或磷和/或砷)的迁移率可以增加。因此，可以改善半导体器件的操作时间trdl。
118.参照图11，可以形成存储接触140。在根据一些示例实施例的半导体器件中，存储接触140可以具有从衬底100的上表面起算的第二厚度t2。第二厚度t2可以小于第一厚度t1。例如，第一厚度t1可以比第二厚度t2大大约三分之一。
119.当用激光156照射时，包含在预存储接触140p中的硅会趋于液化/相变并且相聚(例如，聚集)在一起。因此，预存储接触140p的下部可能分离。
120.然而，当预存储接触140p形成为具有比要形成的存储接触140的第二厚度t2厚的第一厚度t1时，相比于预存储接触140p的下部具有更高温度的熔化的预存储接触140p的上部可以移动到下部。因此，可以改善或防止或减小存储接触140的分离的发生的可能性。
121.参照图12，可以形成存储焊盘160。可以形成存储焊盘160以覆盖存储接触140和覆盖图案134。
122.随后，参照图2，可以对存储焊盘160进行图案化以形成第三沟槽180t。可以通过蚀刻位线结构135_1和135_2的一部分以及间隔物结构150的一部分来形成第三沟槽180t。
123.随后，可以在存储焊盘160的上表面上形成层间绝缘膜180。此外，可以形成层间绝缘膜180以填充第三沟槽180t。
124.随后，可以对层间绝缘膜180进行图案化以暴露存储焊盘160的上表面的一部分。
125.随后，可以在层间绝缘膜180上形成信息存储元件170。信息存储元件170可以连接(例如，直接连接)到存储焊盘160的在层间绝缘膜180上暴露的上表面。
126.图13是用于说明根据一些示例实施例的将激光照射到半导体器件的图。图13是用于说明图10的步骤的图。
127.参照图13，晶片10可以包括芯片区域12和切口区域/划片道区域14。晶片10可以是或对应于例如图10所示的衬底100。晶片10可以具有200mm或300mm或450mm的直径；然而，示例实施例不限于此。
128.半导体芯片可以形成在芯片区域12中。图10所示的半导体器件可以形成在芯片区域12中。
129.划片道区域14可以围绕芯片区域12。例如，划片道区域14可以为具有恒定宽度的直线道的形式。可替代地或另外地，划片道区域14的沿着第一方向的宽度可以不同于划片道区域14的沿着垂直于第一方向的第二方向的宽度。芯片区域12可以通过沿着划片道区域14执行的裸片锯切工艺而彼此分开。
130.参照图10和图13，可以照射激光156，例如，以射击(shot)方式照射激光156。可以在逐次射击的基础上照射激光156。激光156的射击的区域156s可以对应于晶片10的总区域的一部分。
131.可以使用激光掩模20将激光156照射到半导体器件。激光掩模20可以包括开口20o，开口20o暴露晶片10的至少一部分，例如芯片区域12内的至少几个裸片。可以将激光
156照射到由开口20o暴露的半导体器件。开口20o的面积可以小于区域156s的面积。例如，可以使用激光掩模20将激光156照射到小于/少于射击的区域156s的特定区域或特定芯片上。
132.可替代地，可以将激光掩模20照射到晶片10的整个区域或比射击的区域156s更宽的区域。在用第一激光射击照射晶片10之后，可以使用激光掩模20照射第二激光射击。第一激光射击的边缘和第二激光射击的边缘可以彼此交叠以使用所有激光156的射击并且高效地照射激光156。在这种情况下，当激光156被照射为交叠时，可能在半导体器件中发生缺陷。
133.然而，在根据一些示例实施例的用于制造半导体器件的方法中，可以将激光掩模20的开口20o的边缘设置在划片道区域14上。因此，当激光掩模20的位置移动并且激光156照射到被开口20o暴露的晶片10上时，激光156可以不与芯片区域12交叠。因此，能够减小半导体器件的缺陷发生的可能性。
134.图14是用于说明根据一些示例实施例的将激光照射到半导体器件的图。图14是用于说明图10的步骤的图。为了便于说明，将主要说明与参照图10至图13说明的内容不同的点。
135.参照图14，晶片10可以包括虚设区域16。虚设区域16可以指或对应于不用作单元和/或不旨在成为最终半导体器件的区域。虚设区域16可以包括例如teg(测试元件组)区域、对准键等。
136.激光掩模20的开口20o的边缘可以布设在虚设区域16上。因此，激光可以不与芯片区域12交叠，并且能够减少或改善半导体器件的缺陷。
137.图15是用于说明根据一些示例实施例的半导体器件的电阻的曲线图。
138.在图15中，x轴的(a)、(b)和(c)表示具有不同设计规则的半导体器件，并且(d)表示具有与(c)相同的设计规则的半导体器件。(c)的设计规则可以比(b)的设计规则小/严格，并且(b)的设计规则可以比(a)的设计规则小/严格。(c)和(d)具有相同的设计规则，(c)是包括没有被激光照射的存储接触的半导体器件，并且(d)可以是根据一些示例实施例的包括被激光照射的存储接触的半导体器件。在半导体器件(a)至(d)中，注入到存储接触中的掺杂剂的浓度都相同。y轴表示半导体器件的电阻，例如，以任意单位。
139.参照图15，半导体器件(b)的存储接触的电阻r3大于半导体器件(a)的存储接触的电阻r2，并且半导体器件(c)的存储接触的电阻(r4)大于半导体器件(b)的存储接触的电阻r3。例如，随着设计规则减小，半导体器件的存储接触的电阻增加。
140.相比之下，根据一些示例实施例的包括被激光照射的存储接触的半导体器件(d)的存储接触的电阻r1小于/少于具有相同的设计规则的半导体器件(c)的存储接触的电阻r4。此外，半导体器件(d)的存储接触的电阻r1小于具有最大设计规则的半导体器件(a)的存储接触的电阻r2。
141.因此，根据一些示例实施例，被激光照射的存储接触的电阻可以减小。存储接触的电阻的减小可以实现更可靠和/或更高产率的半导体器件。
142.图16a和图16b以及图17a和图17b是用于说明根据一些示例实施例的半导体器件的掺杂剂的浓度的曲线图。
143.图16a和图17a是示出未被激光照射的存储接触中的掺杂剂的浓度的曲线图。图
16b和图17b是示出根据一些示例实施例的根据制造半导体器件的方法的被激光照射的存储接触中的掺杂剂的浓度的曲线图。可以测量浓度，例如使用二次离子质谱(sims)工具进行测量；然而，示例实施例不限于此。
144.参照图2，图16a和图16b中的x轴表示存储接触140中的在从存储接触140的上表面140u朝向衬底100的方向上的位置p1。图17a和图17b中的x轴表示存储接触140中的在第二方向dr2上的位置p2。图16a和图16b以及图17a和图17b中的y轴表示掺杂剂浓度。距离和掺杂剂的单位可以是仅显示相对量值(例如，相对数量级)的任意单位(a.u.)。
145.参照图16a，存储接触140中的掺杂剂在从存储接触140的上表面140u到衬底100的方向上的浓度偏差为第一浓度c1。掺杂剂的浓度会例如由于在存储接触140内部形成的缺陷而降低。
146.参照图16b，存储接触140中的掺杂剂在从存储接触140的上表面140u到衬底100的方向上的浓度偏差为第二浓度c2。第一浓度c1大于第二浓度c2，例如，可以大一个或更多个数量级。例如，因为根据一些示例实施例的半导体器件的存储接触140被激光照射，所以能够去除存储接触140中的缺陷。结果，可以使掺杂剂的浓度更均匀。
147.参照图17a，存储接触140中的掺杂剂在第二方向dr2上的浓度偏差为第三浓度c3。参照图17b，存储接触140中的掺杂剂的浓度偏差为第四浓度c4。第三浓度c3大于第四浓度c4。
148.例如，按照根据一些示例实施例的制造半导体器件的方法，被激光照射的存储接触140在熔化之后迅速淬灭以变成单结晶，并且可以具有与衬底100的有源区(图1的act)的晶体取向相同的晶体取向。因此，能够激活掺杂剂，并且可以使掺杂剂更均匀地分布在存储接触140内部。
149.在结束详细描述时，本领域普通技术人员将理解的是，在实质上不脱离示例实施例的原理的情况下，可以对示例实施例进行许多变型和修改。因此，所公开的示例实施例仅以一般性和描述性意义使用，而不是出于限制的目的。