用于人工智能计算的异构集成结构的制作方法

用于人工智能计算的异构集成结构


背景技术：

1.本发明总体上涉及机器学习，并且更具体地涉及一种用于人工智能的异构集成结构。
2.人工智能工作负荷的日益流行正在推动对具有到存储器的高带宽互连性的专用加速器的需要。随着这些加速器继续改进，整个系统性能将受到损害，除非外部带宽能够足够快地向计算引擎提供数据。
3.因此，在加速器芯片与存储器芯片之间需要高带宽通信。使用所谓的2.5d集成(其中，芯片通过焊料互连连接至si中介板)的传统集成方法难以缩放并且成本高。si中介件解决方案的可扩展性受到每个芯片上的引脚数量和可以放置在si中介件上的芯片数量的限制。此外，如果采用高带宽存储器(hbm)来实现高容量存储器，则hbm phy接口必须位于加速器芯片附近。这些竞争性但同样重要的要求产生空间配置挑战以及必须克服的集成挑战。所以，需要一种克服上述问题的用于存储器和加速器之间的高带宽通信的解决方案。


技术实现要素：

4.根据本发明的方面，提供了一种三维(3d)半导体存储器结构。3d半导体存储器结构包括芯片，该芯片包括存储器和硅通孔(tsv)。3d半导体存储器结构还包括布置在上述芯片上并面对面耦接到上述芯片的硬件加速器。该3d半导体存储器结构还包括衬底，该衬底被布置在该(3d)半导体存储器结构和该硬件加速器之下并且附接至该tsv和该存储器芯片和该硬件加速器的外部输入和输出。
5.根据本发明的另方面，提供了一种用于形成三维(3d)半导体存储器结构的方法。该方法包括接收包括存储器和硅通孔(tsv)的芯片。该方法还包括将硬件加速器布置在上述芯片上并且面对面耦接至上述芯片。该方法还包括：将衬底布置在(3d)半导体存储器结构和硬件加速器之下，并且附接到tsv和存储器芯片和硬件加速器的外部输入和输出。
6.根据本发明的又另方面，提供了一种三维(3d)半导体存储器结构。3d半导体存储器结构包括存储器芯片，该存储器芯片包括存储器和硅通孔(tsv)。3d半导体存储器结构还包括布置在芯片上并耦接到芯片的硬件加速器。该3d半导体存储器结构还包括模拟芯片，该模拟芯片被布置在该芯片与该硬件加速器之间并且面对面耦接至该硬件加速器。该3d半导体存储器结构另外包括衬底，该衬底被布置在该(3d)半导体存储器结构、该硬件加速器和该模拟芯片下方，并且附接至该tsv和该存储器芯片和该硬件加速器的外部输入和输出。
7.根据本发明的又另方面，提供了一种用于形成三维(3d)半导体存储器结构的方法。该方法包括接收包括存储器和硅通孔(tsv)的存储器芯片。该方法还包括将硬件加速器布置在存储器芯片上并耦接到存储器芯片。存储器还包括将模拟芯片布置在晶片和硬件加速器之间并且面对面耦接至硬件加速器。存储器还包括将衬底布置在(3d)半导体存储器结构、硬件加速器和模拟芯片下方，并附接到tsv和存储器芯片和硬件加速器的外部输入和输出。
8.这些和其他特征和优点将从其说明性实施例的以下具体实施方式中变得清楚，该
具体实施方式将结合附图来阅读。
附图说明
9.参考以下附图，以下描述将提供优选实施例的细节，其中：
10.图1是示出根据本发明的实施例的用于人工智能计算的示例性异构集成结构的示图；
11.图2是描述根据本发明实施例的形成图1的异构集成结构的示例性方法的流程图；
12.图3是示出了根据本发明的实施例的用于使用高带宽存储器(hbm)的人工智能计算的示例性异构集成结构的示图；
13.图4是示出了根据本发明的实施例的形成图3的异构集成结构的示例性方法的流程图；
14.图5是示出了根据本发明的实施例的具有连接至主加速器裸片(die)的模拟裸片的示例性异构集成结构的示图；
15.图6是示出了根据本发明的实施例的具有连接至主加速器裸片的模拟裸片的另一示例性异构集成结构600的示图；以及
16.图7-8是示出了根据本发明实施例形成图5和6的异构集成结构的示例性方法的流程图。
具体实施方式
17.本发明涉及一种用于人工智能的异构集成结构。
18.在实施例中，本发明提供了一种能够在克服其挑战的同时利用三维(3d)安排的益处的新结构。
19.在实施例中，本发明提供了一种堆叠在存储器顶部上的加速器。将加速器放置在存储器的顶部上使得能够有效地冷却加速器。
20.在实施例中，通过mempower芯片(例如，耦接至tsv的扩展帧(例如，包括电力和非电力tsv)的存储器)的硅通孔(tsv)(例如，遍及或在外围处)实现信号和电力递送，从而不影响具有存在于其上的计算核心(例如，加速器的)的上面区域。通过将加速器布置在所得结构的顶部，其提供了直接冷却加速器的机会，并且可以避免先进热技术及其相关联的成本和缺陷。
21.在实施例中，由于更短的垂直连接，相对于内插器安排(例如，在加速器与存储器之间在相对长的距离上具有横向连接的安排)，在更低的功率下可以在计算核与存储器之间实现极高的带宽。
22.在实施例中，通过将较高功率的计算芯片(例如，加速器芯片)放置在顶部、邻近散热器(未示出)来避免和/或以其他方式缓解潜在的热问题。
23.在实施例中，本发明将计算所需的技术与存储器和输入/输出(i/o)解耦接。
24.在实施例中，可以添加补充存储器以提供到mempower芯片的存储器部分的高带宽连接。
25.图1是示出根据本发明的实施例的用于人工智能计算的示例性异构集成结构100的示图。
26.结构100包括加速器芯片110(以下称为“加速器”)和mempower芯片120。在结构100中，加速器110布置在顶部，以便有效地冷却加速器110，并且避免需要先进的冷却技术来冷却加速器110。mempower芯片120包括实现为存储器芯片121的存储器部分，并且还包括用于电源硅通孔123(tsv)的扩展框架122。加速器110面对面(f2f)布置在mempower芯片120上并连接到mempower芯片120。
27.mempower芯片120还包括存储器beol层间电介质(ild)124、存储器厚线beol布线125、以及存储器细线beol布线126。
28.在实施例中，将mempower芯片120减薄(例如，名义上为50-100um)，将tsv123加盖，并且焊料凸块130经由焊盘131附接至tsv123(在背侧上)以及附接至封装衬底150上的虚置焊盘151以用于一致性/共面性。
29.tsv 123将电源从封装衬底150上的层压物运送至存储器芯片121并且经由beol重分布层(rdl)127运送至加速器110。
30.可以形成tsv 123直到mempower芯片120的最后但一个厚的beol级。这种布置对现有存储器设计具有最小破坏性。因而，修改可仅限于mempower芯片120的顶部厚线beol级(一或两个顶部级)。厚线被重新分布在mempower芯片120的顶部的一级或两级上，以向加速器110上的周边位置(或根据需要的其他位置)传送电源。
31.mempower芯片120使用精细互连140(例如，cu-cu接合[例如，但不限于5um焊盘/10um节距])接合至加速器110。这样的布置允许加速器110快速访问存储器芯片121。此外，在最需要的地方，这种布置实现非常高的带宽。
[0032]
图2是描述根据本发明的实施例形成图1的异构集成结构100的示例性方法200的流程图。
[0033]
在框205处，开始和/或以其他方式提供具有一个或多个mempower芯片120的经处理的mempower晶片，所述一个或多个mempower芯片120各自包括与tsv123的扩展框架122一起形成的存储器芯片121。为了说明和清晰起见，mempower晶片在下文中被描述为具有单个mempower芯片120。存储器芯片121的存储器设计(即，存储器部分)可以一直使用到最后但一个beol厚线级。刻线尺寸可以小量增加以容纳围绕存储器芯片121周边的tsv行。mempower芯片120可以被建立到并且包括下凸块金属化(ubm)和最终互连(例如，铜(cu)焊盘)。
[0034]
在一个实施例中，构建mempower晶片的一种方法是使用存储器晶片并且向外围区域添加tsv。这些tsv可在构建过程中的任何点添加，诸如线的前端、线的中间或线的后端。可以使用线路布线的后端将tsv连接到存储器。
[0035]
在一个实施例中，块205可以包括块205a至205d中的一个或多个。
[0036]
在框205a，当mempower晶片由操作者固持在适当位置时，将具有mempower芯片120的mempower晶片120(50μm-100μm标称最终厚度)变薄(例如，使用蚀刻或其他材料去除技术(例如，抛光、平面化、化学机械抛光/平面化(cmp)等))，盖住tsv 123(例如，使用沉积技术)。此时不附接焊料凸块(框305a)。
[0037]
在框205b，将焊料凸块130附接到tsv以及位于封装衬底上的虚设焊盘(用于均匀性/共面性)。
[0038]
在框205c，使用精细互连将加速器面对面(f2f)接合到mempower芯片120上。
[0039]
在框205d，施加未填充(或使用预先施加的未填充)以确保加速器110与mempower芯片120的存储器部分121之间的覆盖。
[0040]
如果这是重构晶片，则裸片后操作使得能够对近全厚度(约785um)双芯片堆叠进行选择和放置。
[0041]
在框210，在晶片级或裸片级将双层芯片堆叠裸片出并接合到封装衬底150的层压物上。
[0042]
在实施例中，框210可以包括框210a。将了解，在不执行块205b时执行块210a。
[0043]
在框210a，使用(i)具有焊料的cu柱或(ii)构建具有焊料的下凸块冶金或(iii)使用具有预焊接的接合焊盘的层压物以实现接合。这三个方法(i、ii、和iii)中的任一种可以单独使用或者与一种或多种其他方法组合使用使用，以实现最终结果。cu柱方法提供了压铆螺母柱(standoff)的附加优点(即，更低的应变以及因此在这两个芯片堆叠与封装衬底之间的更低的芯片-封装相互作用(cpi)应力(典型地12-15ppm/c热膨胀系数(cte)失配))。
[0044]
图3是示出了根据本发明的实施例的用于使用高带宽存储器(hbm)的人工智能计算的示例性异构集成结构400的图。
[0045]
结构300类似于图1的结构100，但是进一步包括mempower芯片120上的补充存储器(高带宽存储器(hbm))310、phy 320和存储器控制器330。hbm310可以连接到层压物以增加存储器容量。
[0046]
用于补充hbm310的phy320和存储器控制器330可以被放置在mempower芯片120上，使得mempower芯片120上的存储器芯片121能够与补充hbm310一起有效地加载/存储数据。在实施例中，存储器控制器330可以用于控制存储器芯片121和补充hbm310的存储器操作。phy320可以包括通信信道、功率和数据管理能力、测试能力等。
[0047]
可以使用支持phy 320的精细间距要求(55um间距)的薄膜层压物或其他高密度封装衬底来容纳hbm 310。
[0048]
使用微焊370将hbm310附接到封装衬底510上。
[0049]
图4是示出了根据本发明的实施例的形成图3的异构集成结构300的示例性方法400的流程图。
[0050]
在框405处，开始于和/或以其他方式提供具有一个或多个mempower芯片120的经处理的mempower晶片，所述一个或多个mempower芯片120各自包括存储器芯片121和用于tsv 123的经扩展的框架122。为了说明和清晰起见，mempower晶片在下文中被描述为具有单个mempower芯片120。存储器芯片121的存储器设计(即，存储器部分)可以一直使用直到最后但是一个beol厚线级。刻线尺寸可以小量增加以容纳围绕存储器芯片121周边的tsv行。mempower芯片120可以被建立到并且包括下凸块金属化(ubm)和最终互连(例如，铜(cu)焊盘)。
[0051]
在实施例中，框405可以包括框405a至405d中的一个或多个。
[0052]
在框405a，当mempower晶片由操作者固持在适当位置时，将具有mempower芯片120的mempower晶片120(50μm-100μm标称最终厚度)变薄(例如，使用蚀刻或其他材料去除技术(例如，抛光、平面化、化学机械抛光/平面化(cmp)等))，并盖住tsv 123(例如，使用沉积技术)。
[0053]
在框405b，将焊料凸块130附接至tsv以及位于封装衬底上的虚设焊盘(用于均匀
性/共面性)。
[0054]
在框405c，使用精细互连(例如，cu到cu)将加速器面对面(f2f)接合到mempower芯片120上。
[0055]
在框405d，施加未填充(或使用预先施加的未填充)以确保加速器110与mempower芯片120的存储器部分121之间的覆盖。
[0056]
如果这是重构晶片，则裸片后操作使得能够对近全厚度(约785um)双芯片堆叠进行选择和放置。
[0057]
在框410，在晶片级或裸片级将双层芯片堆叠裸片出并接合至封装衬底150的层压物上。
[0058]
在一个实施例中，框410可以包括框410a和410b。应当理解，框410a是在框405b未被执行时执行的。
[0059]
在框410a，使用(i)具有焊料的cu柱或(ii)构建具有焊料的下凸块冶金或(iii)使用具有预焊接的接合焊盘的层压物以实现接合。这三种方法(i、ii和iii)中的任何一种可以单独使用或者与一种或多种其他方法组合使用以实现最终结果。cu柱方法提供了压铆螺母柱(standoff)的附加优点(即，更低的应变以及因此在这两个芯片堆叠与该封装衬底之间的更低的芯片-封装相互作用(cpi)应力(典型地12ppm/c热膨胀系数(cte)失配))。
[0060]
在框410b处，使用例如精细连接将补充存储器(hbm)附接至封装衬底。
[0061]
图5是示出了根据本发明的实施例的具有连接至主加速器芯片的模拟芯片的示例性异构集成结构500的示图。
[0062]
异构集成结构500包括主加速器510(在下文中可互换地“硬件加速器”或“主加速器”或“主芯片”)、mempower芯片120和模拟裸片540、补充存储器(高带宽存储器(hbm))551、phy 552和存储器控制器553。在实施例中，主加速器是数字加速器。在结构500中，主加速器510布置在顶部，以便提供主加速器510的有效冷却，并且避免需要先进的冷却技术来冷却主加速器510。
[0063]
在实施例中，模拟裸片540可以实施加速器，如例如但不限于基于电阻处理单元(rpu)的加速器。当然，可以使用其他类型的基于模拟的加速器，同时保持本发明的精神。模数转换器(adc)可以设置在模拟裸片540或主加速器510上以将模拟裸片540的模拟信号转换成数字信号。adc可以连接到耦接到形成基于rpu的加速器的rpu器件的交叉点阵列的列的电流积分器的输出。基于rpu的加速器可用于加速深度神经网络的训练。本领域的普通技术人员容易想到这些和其他应用，同时保持本发明的精神。
[0064]
mempower芯片120包括存储器部分，该存储器部分被实施为存储器芯片121，并且进一步包括用于电力硅通孔123(tsv)的扩展框架122。主加速器510连接到mempower芯片120和模拟裸片540，以形成中间结构，该中间结构附接到薄膜或其他高密度封装衬底或si内插器591。下面描述结构500的所涉及的附接。
[0065]
非常精细间距的cu-cu互连(＜50um间距)被用于主加速器/模拟芯片互连(即，用于将主加速器510连接至模拟裸片540)。
[0066]
精细间距的cu柱和焊帽互连可以用于主加速器/mempower芯片互连(即，用于将主加速器510连接至mempower芯片120)。
[0067]
精细间距的cu柱和焊帽(55um间距)互连可以用于hbm/层压物互连(即，将hbm551
连接至薄膜或其他高密度封装衬底或si内插板591(的层压物))。
[0068]
精细间距的cu柱和焊帽(55um间距)可以用于将与mempower芯片接合的主加速器的中间结构附接到薄膜或其他高密度封装衬底或si内插板691上。
[0069]
phy 552和存储器控制器553在mempower芯片120上。如上所述，hbm510可以连接到层压物以增加存储器容量。
[0070]
模拟裸片540可以被变薄，但可以不包括任何tsv。模拟裸片540与存储器芯片120面对面接合。
[0071]
模拟裸片540直接与主加速器510进行通信，并且从主加速器510获得功率。
[0072]
主加速器510与模拟裸片540进行通信，并且从mempower芯片120获得功率。
[0073]
图6是示出了根据本发明的实施例的具有连接至主加速器芯片的模拟裸片的另一示例性异构集成结构600的示图。结构600与结构500的不同之处在于结构500中的模拟裸片540被变薄并且包括tsv，以便形成图6的实施例的模拟芯片640。
[0074]
主裸片由主加速器510实现。
[0075]
在结构600中，模拟芯片640被变薄并且具有tsv 641。
[0076]
模拟芯片640离存储芯片121最近，但直接与存储芯片121和主加速器510通信。
[0077]
主加速器510与模拟芯片640通信并且从mempower芯片120获得电力。
[0078]
模拟芯片640与主加速器510直接通信，并且从主加速器510获得电力。
[0079]
图7-8是示出了根据本发明的实施例形成图5和6的异构集成结构的示例性方法700的流程图。
[0080]
在框705处，开始于和/或以其他方式提供具有一个或多个mempower芯片120的经处理的mempower晶片，所述一个或多个mempower芯片120各自包括存储器芯片121和tsv123的扩展框架122。为了说明和清晰起见，mempower晶片在下文中被描述为具有单个mempower芯片120。tsv123的扩展框架122可实现为tsv芯片。存储器芯片121的存储器设计(即，存储器部分)可以一直使用到最后但一个beol厚线级。刻线尺寸可以小量增加以容纳围绕存储器芯片121周边的tsv行。mempower芯片120可以被建立到并且包括下凸块金属化(ubm)和最终互连(例如，铜(cu)焊盘)。
[0081]
在一个实施例中，框705可以包括框705a至705e中的一个或多个。
[0082]
在框705a，当mempower晶片由操作者固持在适当位置时，将具有mempower芯片120的mempower晶片120(50μm-100μm标称最终厚度)变薄，盖住tsv 123。
[0083]
在框705b，将焊料凸块130附接到tsv以及位于封装衬底上的虚设焊盘(用于均匀性/共面性)。
[0084]
在框705c，使用精细互连(例如，cu到cu)将模拟裸片540面对面(f2f)接合到mempower芯片120。
[0085]
在框705d，使用精细互连(例如，cu到cu)将主加速器510连接到mempower芯片120，并且使用非常精细互连(例如，cu到cu，1级)将主加速器510连接到模拟裸片，从而使得模拟裸片被布置在主加速器510与mempower芯片120的存储器芯片221之间。
[0086]
在框705e，应用未填充(或使用预先应用的未填充)以确保主加速器510、模拟裸片540和mempower芯片120的存储器部分121之间的覆盖。
[0087]
如果这是重构晶片，则裸片后操作使得能够对近全厚度(约785um)双芯片堆叠进
行选择和放置。
[0088]
在框710处，在晶片级或裸片级将双层芯片堆叠裸片出并接合至封装衬底150的层压物上。
[0089]
在实施例中，框710可以包括框710a和710b中的一个或多个。应当理解，框710a是在框705b未被执行时执行的。
[0090]
在框710a处，使用(i)具有焊料的cu柱或(ii)构建具有焊料的下凸块冶金或(iii)使用具有预焊接的接合焊盘的层压物以实现接合。这三种方法(i、ii和iii)中的任何一种可以单独使用或者与一种或多种其他方法组合使用以实现最终结果。cu柱方法提供了压铆螺母柱(standoff)的附加优点(即，更低的应变以及因此在这两个芯片堆叠与该封装衬底之间的更低的芯片-封装相互作用(cpi)应力(典型地12ppm/c热膨胀系数(cte)失配))。
[0091]
在框710b，使用例如精细连接将补充存储器(hbm)的附接至封装衬底。
[0092]
现在将给出关于可以由本发明的一个或多个实施例使用的cu到cu柱键合技术的描述。本文中对精细或非常精细的连接的引用可指该cu至cu柱接合技术。
[0093]
首先，在衬底或其他材料中形成沟槽。沟槽优选地具有v形形状，该v形形状具有平坦的而不是尖的底部。种子层被沉积在沟槽之上。铜层沉积在种子层上。铜柱被形成和/或以其他方式被放置在沟槽中。机械、热或其他手段可用于将铜柱接合到沟槽的铜以便形成电连接。
[0094]
现在将给出关于根据本发明的一个或多个实施例使用的欠凸块金属化(ubm)(又名欠凸块金属化)的描述。
[0095]
传统上讲，诸如c4(受控塌陷芯片连接)凸块的焊料凸块(也称为“焊球”)已经被用于将芯片接合到芯片载体上。如在本文中使用的，术语“焊料”是指熔融并且然后允许冷却以将两个或更多个金属表面接合在一起的任何金属或金属化合物或合金。一般而言，焊料具有150℃至250℃范围内的熔融温度。焊料凸块可以是接合到半导体器件的接触区域、互连线或焊盘的焊料小球(焊球)。在一些实施例中，焊料凸块可由无铅焊料混合物或铅锡焊料制成。
[0096]
球限制冶金(blm)(也称为“球下冶金(ubm)”)是一种焊料可润湿终端冶金，该焊料可润湿终端冶金限定了该焊料球与该焊料球将被放置成与之电连通的部件之间的焊接连接的大小和面积。blm将焊球的流动限制到期望的区域。在一些实施例中，blm提供到芯片布线的粘附和接触。在一些示例中，blm可包括粘合层、阻挡层和导电层，该导电层提供用于线结构的器件后端和将使用焊料凸块连接至线结构的器件后端的电气结构之间的互连的路径。粘合层、阻挡层和导电层为器件和芯片之间的互连提供路径。粘合层可以是像钛(ti)的金属或钛(ti)和钨(w)的合金。阻挡层可以由镍(ni)构成。主导电层通常为铜(cu)。典型的镀覆blm层可由包括溅射的ti和w合金层、溅射的cu层、镀覆的ni层和镀覆的cu层的金属堆叠组成。该工艺包括铜籽晶层的消减蚀刻。在该工艺中，通过湿法蚀刻工艺来蚀刻部分顶部铜层。当需要改进电迁移时，在2微米镍下引入cu层以改进电流分布并降低峰值电流密度。然后首先将cu层镀至10微米的厚度，随后镀2微米的ni层和顶部cu层。这种结构的限制之一在于，在严重的电迁移测试中，整个铜厚度可以被消耗，导致经由高电阻或电气开路的故障。可能的解决方案是将cu柱的厚度增加到大于20微米。以这种方式，在撞击球限制冶金的底部的界面之前，焊料100％反应。在这些厚度下的cu柱系统导致非常硬的互连，其可以在
传统的粘性和回流过程期间在制造时产生白色凸块。
[0097]
应当理解的是，将根据给定的说明性架构来描述本发明的方面；然而，其他架构、结构、衬底材料以及工艺特征和步骤可以在本发明的方面的范围内变化。
[0098]
还应当理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或“上方”时，该元件可以直接在该另一元件上，或者还可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上”时，则不存在中间元件。还应理解的是，当元件被称为“连接”或“耦接”至另一个元件时，该元件可直接连接或耦接至另一个元件或者可存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。
[0099]
本实施例可以包括用于集成电路芯片的设计，该集成电路芯片可以用图形计算机编程语言创建并且存储在计算机存储介质(如磁盘、磁带、物理硬盘驱动器、或虚拟硬盘驱动器，如在存储访问网络中)中。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以直接或间接地通过物理手段(例如，通过提供存储该设计的存储介质的副本)或电子地(例如，通过互联网)向这种实体传输所得到的设计。所存储的设计然后被转换成适当的格式(例如，gds11)用于制造光刻掩模，光刻掩模通常包括将要形成在晶片上的所讨论的芯片设计的多个副本。光刻掩模用于限定要被蚀刻或以其他方式处理的晶片(和/或其上的层)的区域。
[0100]
在此描述的方法可以用于制造集成电路芯片。所得到的集成电路芯片可以由制造者以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸芯片或者以封装形式分发。在后一种情况下，该芯片被安装在单芯片封装(如塑料载体，具有固定到主板或其他更高级载体上的引线)或多芯片封装(如具有表面互连或掩埋互连之一或两者的陶瓷载体)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。
[0101]
还应当理解的是，将根据所列出的元素(例如，sige)来描述材料化合物。这些化合物包括化合物内不同比例的元素，例如，sige包括si
x
ge
1-x
，其中x小于或等于1等。此外，其他元素可以包括在化合物中并且仍然根据本发明原理起作用。具有额外元素的化合物在本文中将被称为合金。
[0102]
在此使用的术语仅是出于描述特定实施例的目的，并不旨在限制举例实施例。如本文中使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该”旨在也包括复数形式。应进一步理解的是，当在本文中使用时，术语“包括(comprises)”、“包括(comprising)”、“包含(includes)”和/或“包含(including)”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
[0103]
为便于描述，本文中可使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
上方”、“上部”等空间相对术语来描述如图所示的一个元件或特征与另一个的关系。将理解的是，空间相对术语旨在涵盖除了在图中描绘的方位之外的使用或操作中的设备的不同方位。例如，如果图中的设备被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将被定向为在其他元件或特征“上方”。因此，术语“下方”可以包括上方和下方两个方位。设备可以
其他方式定向(旋转90度或在其他定向)，并且本文中使用的空间相对描述符可以相应地解释。此外，还应当理解的是，当层被称为“在”两个层“之间”时，该层可以是两个层之间的唯一层，或者还可以存在一个或多个中间层。
[0104]
将理解的是，虽然在此可以使用术语第一、第二等来描述不同元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不背离本发明构思的范围的情况下，下面讨论的第一元件可以被称为第二元件。
[0105]
本发明可以是任何可能的技术细节集成度的系统、方法、和/或计算机程序产品。计算机程序产品可包括其上具有用于使处理器执行本发明的各方面的计算机可读程序指令的计算机可读存储介质(或多个介质)。
[0106]
计算机可读存储介质可以是可以保留和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质可以是，例如但不限于，电子存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备、或者上述的任意合适的组合。计算机可读存储介质的更具体示例的非穷尽列表包括以下各项：便携式计算机盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、静态随机存取存储器(sram)、便携式紧凑盘只读存储器(cd-rom)、数字通用盘(dvd)、记忆棒、软盘、诸如穿孔卡之类的机械编码设备或具有记录在其上的指令的槽中的凸出结构、以及上述各项的任何合适的组合。如本文所使用的计算机可读存储媒体不应被解释为暂时性信号本身，例如无线电波或其他自由传播的电磁波、通过波导或其他传输媒体传播的电磁波(例如，穿过光纤电缆的光脉冲)或通过电线发射的电信号。
[0107]
在此所描述的计算机可读程序指令可以经由网络(例如，互联网、局域网、广域网和/或无线网络)从计算机可读存储介质下载至相应的计算/处理装置或者下载至外部计算机或外部存储装置。网络可以包括铜传输电缆、光传输纤维、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配器卡或网络接口接收来自网络的计算机可读程序指令，并转发计算机可读程序指令以存储在相应计算/处理设备内的计算机可读存储介质中。
[0108]
用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(isa)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或以一种或多种编程语言的任何组合编写的源代码或目标代码，这些编程语言包括面向对象的编程语言(如smalltalk、c 等)和常规的过程编程语言(如“c”编程语言或类似的编程语言)。计算机可读程序指令可以完全地在用户计算机上执行、部分在用户计算机上执行、作为独立软件包执行、部分在用户计算机上部分在远程计算机上执行或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可通过任何类型的网络(包括局域网(lan)或广域网(wan))连接到用户计算机，或者可连接到外部计算机(例如，使用互联网服务提供商通过互联网)。在一些实施例中，包括例如可编程逻辑电路、现场可编程门阵列(fpga)或可编程逻辑阵列(pla)的电子电路可以通过利用计算机可读程序指令的状态信息来使电子电路个性化来执行计算机可读程序指令，以便执行本发明的各方面。
[0109]
在此参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本发明的各方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
[0110]
这些计算机可读程序指令可以被提供给通用计算机、专用计算机、或其他可编程数据处理装置的处理器以产生机器，这样使得经由该计算机或其他可编程数据处理装置的该处理器执行的这些指令创建用于实现流程图和/或框图的或多个框中所指定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置、和/或其他设备以特定方式工作，使得其中存储有指令的计算机可读存储介质包括包含实现流程图和/或框图中的或多个方框中规定的功能/动作的方面的指令的制造品。
[0111]
计算机可读程序指令还可以被加载到计算机、其他可编程数据处理装置、或其他装置上，以便使得在该计算机、其他可编程装置或其他装置上执行一系列操作步骤以产生计算机实施的过程，这样使得在该计算机、其他可编程装置、或其他装置上执行的指令实施在流程图和/或框图的或多个框中指定的功能/动作。
[0112]
附图中的流程图和框图展示了根据本发明的不同实施例的系统、方法和计算机程序产品的可能实现方式的架构、功能和操作。对此，流程图或框图中的每个框可表示指令的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些备选实现中，框中标注的功能可以不按照图中标注的顺序发生。例如，取决于所涉及的功能，连续示出的两个块实际上可以基本上同时执行，或者这些块有时可以以相反的顺序执行。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作或执行专用硬件与计算机指令的组合的专用的基于硬件的系统来实现。
[0113]
说明书中对本发明的“一个实施例”或“一实施例”以及其其他变型的引用意味着结合该实施例所描述的特定特征、结构、特性等被包括在本发明的至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施方式中”或“在实施方式中”以及任何其他变型不一定都指相同的实施方式。
[0114]
应理解的是，例如，在“a/b”、“a和/或b”以及“a和b中的至少一个”的情况下，使用以下“/”、“和/或”以及“中的至少一个”中的任一个旨在涵盖仅选择第一列出项(a)、或仅选择第二列出项(b)、或选择这两个选项(a和b)。作为另一个实例，在“a、b、和/或c”以及“a、b、和c中的至少一个”的情况下，这种措辞旨在仅涵盖第一个列出的选项(a)的选择，或仅选择第二列出选项(b)，或仅选择第三列出选项(c)，或仅选择第一和第二列出选项(a和b)，或者仅选择第一列出项和第三列出项(a和c)，或者仅选择第二列出项和第三列出项(b和c)，或者选择所有三个选项(a和b和c)。对于本领域普通技术人员而言显而易见的是，对于所列出的许多项目，这可以被扩展。
[0115]
已经描述了系统和方法的优选实施例(其旨在是说明性的而非限制性的)，应注意的是，本领域的技术人员可以根据以上教导内容进行修改和变化。因此，应当理解，在所附权利要求概述的本发明的范围内，可以在所公开的特定实施例中做出改变。因此已经描述了具有专利法所要求的细节和特征的本发明的各个方面，并且在权利要求中阐述了所要求的以及期望由专利证书所保护的内容。