工艺优化的功率半导体器件的制作方法

1.本实用新型涉及半导体制造技术领域，具体涉及工艺优化的功率半导体器件。


背景技术：

2.功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、vdmos (垂直双扩散金属氧化物半导体)场效应晶体管、ldmos(横向扩散金属氧化物半导体)场效应晶体管以及igbt(绝缘栅双极型晶体管)等。vdmos场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。
3.在vdmos场效应晶体管的基础上，进一步发展了沟槽型mos场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(trench) 工艺由干将沟道从水平变成垂直，消除了平面结构寄生jfet电阻的响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中为了减小栅漏电容cgd，进一步发展了分裂栅沟槽(split gate trench缩写为sgt)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容cgd，提高了开关速度，降低了开关损耗。与此同时屏蔽导体延伸至栅极导体下方，采用绝缘层与半导体层彼此隔开，并且与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(reduced surface field，缩写为resurf)效应，通过越厚的屏蔽介质层厚度和越深的沟槽深度提升了耐压，同时也进一步减少导通电阻rdson，从而降低导通损耗。
4.现有技术的功率半导体器件的结构示意图如图3和4所示。作为示例，该功率半导体器件为沟槽栅mosfet功率半导体器件。
5.如图3所示，沟槽栅mosfet功率半导体器件包括位于半导体衬底10a上的外延层10b中的多个沟槽11。在沟槽中形成的第一介质层12，第一导电材料 13，以及在沟槽11顶部形成的栅氧14，导电材料15。在外延上形成p型掺杂 16和n型掺杂17，以及在外延及沟槽顶部形成第三介质层18、接触孔和金属层 21，最终形成金属电极22，23，24。
6.图4示出图3所示功率半导体器件的局部放大结构示意图。
7.如图4所示为图3的30区域的结构放大图，其中第一导电材料13和导电材料15之间的氧化层为14b，其厚度d2≥沟槽侧壁栅氧14厚度d1。其中导电材料 15高出外延表面，金属电极24通过引线孔和导电材料15的链接，其引线孔底部距离第一导电材料顶部的氧化层14b距离为d3。如果d3越小，容易出现gs 漏电甚至gs短路的风险。同时在分裂栅型功率半导体器件中，栅源电容cgs受多晶间的氧化层厚度影响，氧化层厚度越厚，电容cgs越小，器件的开关速度更快，因此如何最大程度增加氧化层14b的厚度，优化器件参数性能是本行业人
员研究的内容。
8.对于耐压超过100v的分裂栅型功率半导体器件中，沟槽的深度通常超过 5um，屏蔽栅的厚度通常超过5000a，为了追求更小的芯片面积沟槽的宽度需求也越窄，从而使沟槽的纵宽比很大，使导电材料填充工艺变得很复杂，很容易出现空洞和缝隙。如图2所示，第一多晶13在填充过程中，容易形成空洞13a和缝隙13b，从而因第一导电材料填充不佳导致的gs漏电甚至gs短路的风险。如何优化填充工艺和技术是本行业人员研究的内容。
9.同时，在现有技术中，第一导电材料和导电材料至少是分两次淀积工艺形成，工艺复杂，成本较高，
10.如何优化纵宽比很大的情况下导电材料的无缺陷填充工艺和技术，如何降低制造成本，增加两层多晶间的氧化层厚度，使电容cgs越小，器件的开关速度更快，同时较低成本的改善导电材料的金属电极布线方式，避免gs间由于金属布线方式导致的gs异常。进一步的改善凹槽侧壁底部形成的氧化层的厚度，优化 gs之间的耐压，减少gs之间漏短路甚至栅氧击穿的风险，是本行业人员研究的内容。


技术实现要素：

11.针对现有技术中存在的不足，本实用新型提供了工艺优化的功率半导体器件的制造方法，所要解决的技术问题是如何优化产品结构，以减少屏蔽导体和栅极导体之间短接、漏电的风险，优化gs间的电容参数，进而提高功率半导体器件的良品率，降低可靠性风险。
12.为解决上述技术问题，本实用新型提供的技术方案是：工艺优化的功率半导体器件，包括半导体衬底，半导体衬底上设置有外延层，外延层内开设有沟槽，沟槽内设置有第一介质层，第一介质层内设置有导电材料，部分导电材料的外部包裹有栅氧层，栅氧层的顶部设置有第四介质层，第四介质层上部分开设有第一导电窗口、第二导电窗口和第三导电窗口，第一导电窗口的底端与导电材料相接，部分沟槽之间设置有上层源区和下层源区，第二导电窗口的底端穿过上层源区伸入下层源区内，第三导电窗口的底端伸入导电材料的两侧，第一导电窗口、第二导电窗口和第三导电窗口内分别设置有第一金属电极、第二金属电极和第三金属电极。
13.本技术方案所带来的有益效果是：设计了优化的功率半导体器件，实现了屏蔽导体和栅极导体的同时无缝隙填充，降低了工艺实现难度，优化了gs之间的耐压，减少gs之间漏电、短路甚至栅氧击穿的风险。
附图说明
14.附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：
15.图1为本实用新型工艺优化的功率半导体器件的制造方法的流程图；
16.图2为本实用新型工艺优化的功率半导体器件的结构示意图；
17.图3为现有技术中功率半导体器件的结构示意图；
18.图4为图3中的局部结构示意图；
19.图中：101-半导体衬底、102-外延层、110-沟槽、120-第一介质层、150-导电材料、140-栅氧层、180-第四介质层、201-第一导电窗口、202-第二导电窗口、 203-第三导电窗
口、170-上层源区、160-下层源区、211-第一金属电极、212-第二金属电极、213-第三金属电极。
具体实施方式
20.以下结合附图对本实用新型的优选实例进行说明，应当理解，此处所描述的优选实例仅用于说明和解释本实用新型，并不用于限定本实用新型。
21.如图2所示，这种工艺优化的功率半导体器件，包括半导体衬底101，半导体沉底101上设置有外延层102，外延层102内开设有沟槽110，沟槽110内设置有第一介质层120，第一介质层120内设置有导电材料150，部分导电材料150 的外部包裹有栅氧层140，栅氧层140的顶部设置有第四介质层180，第四介质层180上部分开设有第一导电窗口201、第二导电窗口202和第三导电窗口203，第一导电窗口201的底端与导电材料150相接，部分沟槽110之间设置有上层源区170和下层源区160，第二导电窗口202的底端穿过上层源区170伸入下层源区160内，第三导电窗口203的底端伸入导电材料150的两侧，第一导电窗口 201、第二导电窗口202和第三导电窗口203内分别设置有第一金属电极211、第二金属电极212和第三金属电极213。
22.由此设计了优化的功率半导体器件，实现了屏蔽导体和栅极导体的同时无缝隙填充，降低了工艺实现难度，优化了gs之间的耐压，减少gs之间漏电、短路甚至栅氧击穿的风险。
23.如图1所示，这种工艺优化的功率半导体器件的制造方法，方法步骤如下：
24.s1：以具有特定掺杂类型的半导体衬底为原料，在衬底上形成外延层，并在外延层上开设一定宽度和深度的沟槽；
25.s2：在外延层的表面和沟槽内依次设置第一介质层和第二介质层；
26.s3：采用化学机械平面化的方法去除外延层的表面和沟槽顶部的第二介质层；
27.s4：采用湿法或干法刻蚀去除外延层表面和沟槽顶部的第一介质层，形成第一凹槽结构；
28.s5：采用湿法或干法刻蚀去除沟槽内的第二介质层，形成第二凹槽结构；
29.s6：在第二凹槽靠外延层侧壁上采用热氧化工艺进行栅氧氧化，使得第二凹槽中形成导电材料；
30.s7：选择性去除沟槽中的导电材料，并使得导电材料分离一定的距离形成第三凹槽和第四凹槽；
31.s8：采用热氧化或化学气相沉积cvd方法，在第三凹槽和第四凹槽中填充第三介质层；
32.s9：选择合适的掺杂剂，采用多次离子注入的方法形成不同类型的掺杂区，然后进行热退火以激活杂质，形成器件的体内掺杂区以及需要的pn结等器件结构；
33.s10：采用化学气相沉积cvd的方法在外延层表面和沟槽顶部形成第四介质层，并采用光刻、刻蚀工艺选择性形成接触孔，进行接触孔注入；
34.s11：采用mocvd、pvd等工艺电极ti、tin、w、al、alsi、alcu、 alsicu等金属材料中的或多种组合填充接触孔，再采用光刻、刻蚀工艺形成金属电极。
35.整体上，优化了沟槽填充工艺和技术，减少了沟槽纵宽比大的情况下多晶填充出
现空洞和缝隙的风险，进而减少屏蔽导体与栅极导体之间短接、漏电的风险，优化了gs间的电容参数，从而提高功率半导体器件的良品率，减少可靠性风险。
36.在本实施例中，在步骤s1中，半导体衬底的材料为iii-v族半导体gaas、 inp、gan、sic以及iv族半导体si、ge，半导体衬底为掺杂n型的单晶硅衬底，外延层为掺杂成n型的单晶硅外延，沟槽的深度与宽度之比小于对于不同耐压等级的沟槽栅功率半导体器件，沟槽的深度不同，通常情况下，对于分离栅功率半导体器件，沟槽的深度越深，器件的耐压程度越高，其范围为1～15μm，且沟槽的宽度通常随着芯片尺寸的减小而减小。当沟槽的纵宽比大于10时，就容易产生缝隙、空洞等问题。
37.在步骤s2中，采用热氧化或化学气相沉积cvd的方式来形成第一介质层，热氧化包括水热氧化hto或选择性反应氧化sro，化学气相沉积cvd包括抵压化学气相沉积lpcvd或次大气压化学气相沉积sacvd，第二介质层由氮化硅、氮氧化硅、多晶、非晶中的或多种组成，第二介质层的厚度大于等于由此，第一介质层在功率半导体器件中作为屏蔽导体与半导体衬底之间的隔离层，对于不同耐压等级的沟槽栅功率半导体器件，绝缘层的厚度随着耐压、沟槽的深度、外延浓度等调整，通常耐压程度越高，绝缘层也越厚。第二介质层可以填充满沟槽中，也可以出现空洞、缝隙，也可以只是覆盖住沟槽的内壁、第一介质层的表面。
38.在步骤s4中，采用湿法时，根据湿法腐蚀的特性，使得沟槽顶部的第一介质层会靠近外延侧壁一侧形成弧形结构，该弧形结构可以优化沟槽侧壁底部的形貌，并在后续氧化过程中改善栅氧的厚度，从而改善gs耐压、漏电等参数，降低可靠性风险。
39.在步骤s5中，采用湿法或干法刻蚀，使沟槽中所有第二介质层全部去除，保留s4中星辰怪的第一介质层形貌，形成外延表面、沟槽顶部弧形侧壁裸露的第二凹槽结构，当第二凹槽形成后，后续多晶需要填充的区域纵宽比小于沟槽的纵宽比，这样可以减少干法刻蚀对外延表面的损伤，并使得后续多晶填充工艺变得更简单，使多晶填充无缝隙、无空洞。
40.在步骤s6中，栅氧的厚度为第二凹槽靠外延侧壁会出现弧形结构，使得沟槽壁底部的厚度与其他区域的厚度一致，导电材料由原位掺杂的多晶硅组成，沉积温度为500℃～800℃，方块电阻为3～20ω，厚度为导电材料在沟槽内的填充无缝隙，否则会出现漏电等参数问题，影响可靠性。
41.在步骤s7中，第三凹槽对应分裂栅功率器件的屏蔽多晶区域，需要保留沟槽中间的导电材料并去除两侧导电材料，去除导电材料的区域后续需要填充介质层，第一凹槽对应原胞区结构，通过选择性刻蚀手段保留沟槽顶部两侧导电材料作为分裂栅功率器件的栅极，并自上而下去除沟槽的中间区域的导电材料使导电材料分离成屏蔽多晶和栅极多晶的两段，从而改善gs耐压、漏电等参数，降低可靠性风险。
42.在步骤s8中，热氧化包括水热氧化hto或选择性反应氧化sro，化学气相沉积cvd包括低压化学气相沉积lpcvd或次大气压化学气相沉积sacvd，此处第三介质层和第一介质层选用相同材质。
43.在步骤s10中，采用化学气相沉积cvd包括低压化学气相沉积lpcvd或次大气压化学气相沉积sacvd的方法形成nsg、npsg、psg、sin、sion等介质层中的或多种组合，用于隔离外延内的器件结构与后续的金属层。
44.进一步地，选择性形成接触孔，指的是采用光刻、刻蚀工艺，选择性形成贯穿介质
层、栅氧层和部分外延表面的导电窗口，接触窗口可分为介质层部分和外延层部分，外延层刻硅深度为至可以降低导通电阻，增强eas 能力。为了降低接触电阻，通常在接触孔后都需要做接触孔注入并做rta、炉管退火等工艺。
45.然而，本发明不限于此，而是可以应用于任何类型的沟槽型功率半导体器件中。所述功率半导体器件包括但不限于sgt器件、igbt器件、tvs器件、cmos 器件、bicmos器件、mems器件、肖特基器件、存储器等半导体器件。
46.最后应说明的是：以上所述仅为本实用新型的优选实例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。