半导体器件的制作方法

1.本技术涉及一种适合于例如高频装置的开关元件的半导体器件。


背景技术：

2.例如，通信终端包括被称为天线开关的装置，该装置在接收侧和发送侧之间切换信号。近年来，随着频带数量的增大，电路中的信号路径数量增大并且变得复杂，并且对支持它的智能手机的需求正在增大。在这种情况下，尺寸小并且能够执行高速操作的半导体开关被用作要安装的天线。
3.这种半导体开关的一个重要特征是减少了从中通过的高频波的损耗。为此，减小处于导通状态下的场效应晶体管(fet，以下酌情被称为晶体管)的电阻(导通电阻，以下酌情被称为ron)或处于截止状态下的晶体管的电容(截止电容，以下酌情被称为coff)，即减小导通电阻与截止电容的乘积(ron*coff)是很重要的。
4.以往，考虑到性能的优点，使用化合物的半导体开关已经广泛使用，但是近年来，考虑到成本和性能之间的平衡，出现了使用绝缘体上硅(soi)基板的开关。在soi开关中，基于向沟道施加拉伸应力进行杂质分布的优化以及对电子迁移率的改进(例如，参见专利文献1)以减小ron，并且已经进行了顶部硅的减薄，以减小coff。
5.开关晶体管的导通电阻ron的组成包括沟道电阻、布线电阻和接触电阻，其中沟道电阻占很大比例。当沟道电阻减小时，布线的寄生组成不可忽略。近年来，如何减小布线电阻(以下酌情被称为rwire)和布线电容(以下酌情被称为cwire)变得重要。
6.现有技术文献
7.专利文献
8.专利文献1：日本专利申请公开号2011-199112


技术实现要素：

9.本发明要解决的问题
10.在天线开关的情况下，晶体管的总宽度长度通常被设计为1mm或更大，以减小ron，并且有几十个栅极，因此路由单元的rwire不可避免地增大。此外，在传统的布线布局中，电阻和电容基本上处于折衷关系，因此难以同时减小其二者。综上所述，在(ron*coff)方面改善效果较差。在从元件正上方连接到凸块以避免布线(例如，功率晶体管)的配置中，耦合电容是较大的。此外，为了减小高度方向上的电阻，需要采取诸如在一个元件中设置多个触点和增大触点直径等措施，由此无法将其用于天线开关的晶体管，该晶体管需要缩小元件尺寸。
11.鉴于以上所述，本技术旨在提供一种能够解决这些问题的半导体器件。
12.问题的解决方案
13.本技术涉及一种半导体器件，包括在公共有源区中具有多个栅极的多栅极晶体管，其中，
14.多栅极晶体管具有梳状金属结构，其中，在w长度方向上第一金属从源区和漏区中的每一个中以单行布置的触点引出并被捆绑，并且
15.多栅极晶体管具有布线布局，其中，在w长度方向上第一金属的根部直接设置在源区和漏区的端部正上方或者设置在源区和漏区的端部内侧。
16.本发明的效果
17.根据至少一个实施例，可以使导通电阻和截止电容的乘积小于传统装置的导通电阻和截止电容的乘积。注意，本文描述的效果不一定受到限制，并且可以是本技术中描述的任何效果，或者可以是不同于本技术的效果。此外，本技术的内容不应被解释为受以下描述中举例说明的效果的限制。
附图说明
18.图1是示出可以应用本技术的半导体器件的示例性布线布局的平面图；
19.图2是示出传统布线布局的示例的透视图；
20.图3是示出各个传统布线布局的rwire值的曲线图；
21.图4是显示各个传统布线布局的cwire值的曲线图；
22.图5是用于解释本技术的示意图；
23.图6是用于解释本技术的透视图；
24.图7是用于解释传统布线布局的平面图；
25.图8是用于解释参考示例的布线布局的平面图；
26.图9是示出根据参考示例的ron相对于根部的加厚宽度的变化的曲线图；
27.图10是示出根据参考示例的coff相对于根部的加厚宽度的变化的曲线图；
28.图11是示出根据参考示例的(ron
×
coff)相对于根部的加厚宽度的变化的曲线图；
29.图12是示出根据参考示例的pb相对于根部的加厚宽度的变化的曲线图；
30.图13是示出根据本技术的第一实施例的布线布局的平面图；
31.图14是示出根据本技术的第二实施例的布线布局的平面图；
32.图15是示出根据本技术的第一实施例和第二实施例的ron相对于距1mt根部的s/d边缘的距离的变化的曲线图；
33.图16是示出根据本技术的第一实施例和第二实施例的coff相对于距1mt根部的s/d边缘的距离的变化的曲线图；
34.图17是示出根据本技术的第一实施例和第二实施例的(ron
×
coff)相对于距1mt根部的s/d边缘的距离的变化的曲线图；
35.图18是示出根据本技术的第一实施例和第二实施例的pb相对于距1mt根部的s/d边缘的距离的变化的变化的曲线图；
36.图19是示出1mt根部距s/d边缘的距离相对于单位w长度的最佳值的曲线图；
37.图20的a和图20的b是用于解释将本技术应用于形成有间隙的场效应晶体管的第三实施例的平面图；
38.图21是用于解释将本技术应用于在1mt根部的端部和相对的1mt之间也形成有间隙的场效应晶体管的第四实施例的平面图；
39.图22是用于解释将本技术应用于包括2mt或更高的上层存储器的布线布局的第五实施例的平面图；
40.图23是用于解释本技术的第六实施例的平面图。
具体实施方式
41.下面将要描述的实施例是本技术的优选具体示例，并且给出了各种技术上优选的限制。然而，本技术的范围不限于那些实施例，除非在以下描述中特别描述，以限制本技术。
42.将参考图1描述可以应用本技术的多栅极晶体管的示例性布线布局。多栅极晶体管1包括栅电极g、源电极s和漏电极d。栅电极g具有梳齿形状，并且包括沿相同方向(例如，y方向)延伸的多个梳齿部21以及连接多个梳齿部21的根部(栅极布线)22a和根部22b。在图1的示例中，梳齿部21具有连接到相面对的根部22a和22b的h形配置。本技术也可以应用于仅在一侧具有根部的t形结构。在图2中，栅电极g用添加的斜线示出。
43.注意，在以下描述和附图中，栅电极g的梳齿部21的纵向被定义为y方向，根部22a和根部22b的纵向被定义为x方向，并且与两个方向(层叠方向)正交的方向被定义为z方向。此外，y方向可以被称为w长度方向，x方向可以被称为l长度方向。
44.以与栅电极g类似的方式，源电极s具有梳齿形状，并且包括在相同方向(例如，y方向)上延伸的梳齿部31和连接多个梳齿部31的根部(源极布线)32。以与栅电极g和源电极类似的方式，漏电极d具有梳齿形状，并且包括在相同方向(例如，y方向)上延伸的梳齿部41和连接多个梳齿部41的根部(漏极布线)42。
45.源电极s的梳齿部31和漏电极d的梳齿部41交替设置在栅电极g的梳齿部21之间的间隙中。栅电极g的梳齿部21、源电极s的梳齿部31和漏电极d的梳齿部41设置在有源区(有源区域)a的内侧。栅电极g的根部22、源电极s的根部32和漏电极d的根部42设置在有源区a外部的元件隔离区中。有源区a在y方向上的长度被称为单位w长度。
46.第一金属(以下被称为1mt)包括源电极s和漏电极d。第一金属m1具有例如500nm至1000nm的厚度，并且包括铝(a1)。源电极s通过在z方向延伸的触点连接到半导体层的源区，漏电极d通过在z方向延伸的触点连接到半导体层的源区。触点包括例如钨(w)。
47.图1的布线布局是多栅极数量为10的示例。尽管在本技术中多栅极的数量不限于10，但是从效果的角度来看，优选为10或更大。此外，源区/漏区的至少一个触点隔着栅极存在于l长度方向上的前面上。
48.将参考图2的a至图2的d描述传统多栅极晶体管的布线布局的一些示例。图2的a是仅使用mt1来提取/布线晶体管的源极/漏极的示例。在图2的a至图2的d中，g代表栅电极，d代表漏电极，s代表源电极。此外，al代表作为1mt、第二金属(由2mt表示)或第三金属(由3mt表示)材料的铝，而w代表作为触点材料的钨。
49.为了减少rwire，使用如图2的b所示的布线布局(2mt半堆叠)，其中，2mt设置在1mt的正上方。为了防止cwire的过度增大，使mt2在单位宽度方向上仅存在mt1的最多一半，并且减小1mt与2mt之间的面对面积。
50.此外，使用如图2的c所示的布线布局(3mt半堆叠)，其中，3mt设置在2mt的正上方。此外，为了减少rwire，如图2的d所示，使用相邻漏电极和相邻源电极短路的布线布局(2mt/3mt短路)。
51.本技术可以应用于上述仅1mt、2mt半堆叠、3mt半堆叠和2mt/3mt短路的任何布线布局。然而，由于仅用1mt难以减小rwire，所以优选地，将1mt或更高的上层金属直接重叠在1mt的根部的上方。
52.本技术涉及开关用晶体管，并且具有与用于电力系统的晶体管的布线布局不同的布线布局。即，在功率晶体管的情况下，最大限度地避免布线，以减少rwire。即，采用了一种将源极/漏极直接堆叠在硅芯片上方、取出并直接连接到凸块的特殊配置。
53.例如，在应用本技术的天线开关中，晶体管的总w长度通常被设计为1mm或更大，以减小ron，并且有几十个栅极，由此路由单元的rwire必然增大。此外，由于电阻和电容基本上处于折衷关系，源极/漏极金属必须呈半堆叠形状，并且难以降低这两种特性。鉴于以上情况，存在(ron
×
coff)改善效果不佳的问题。
54.图3和图4示出了如图2的a至图2的d所示的基于电磁场模拟的各个传统布线布局的rwire和cwire的计算结果。图3示出了rwire的各个布线布局依赖性，图4示出了cwire的各个布线布局依赖性。以单位w长度为25μm、梳齿数为40进行模拟。
55.依次示出仅1mt(图2的a)、2mt半堆叠(图2的b)、3mt半堆叠(图2的c)和2mt/3mt短路(图2的d)的布线布局的相应模拟结果。如图3所示，如上所述，rwire根据布线布局的变化而减小。相反，如图4所示，如上所述，cwire根据布线布局的变化而增大。因此，传统布线布局存在减小(ron
×
coff)效果小的问题。
56.耦合电容在从元件正上方连接到凸块以避免布线的配置中是显著的，例如，上述功率晶体管。此外，为了减小高度方向上的电阻，有必要采取诸如在一个元件中设置多个触点和增大触点直径的措施，由此难以采用用于天线开关的场效应晶体管的配置，该配置需要缩小元件尺寸。
57.本技术旨在解决这样的问题。根据本技术，在多栅极开关晶体管的布线布局中(为了简单起见，在具有一个梳齿部的情况下)，在如图5中的箭头所示的w长度方向上，梳状1mt的根部(耦合部)的端部(其中，每个源极/漏极在w长度方向上引出并被捆绑)设置在源极/漏区的端部的正上方和正前方(匹配位置)。在图6中，源极/漏区的端部由虚线表示。或者，根部(耦合部)的端部被设置在w长度方向上的源极/漏区的端部内侧。此时，相对的1mt在w长度方向上朝向中心缩回，并且端部的触点(由1con表示)变薄了接近宽度(单位w长度)。作为一个示例，在w长度方向上1mt距设置在内侧的根部的端部的距离被设置在0.1μm至0.8μm的范围内。通过这种布置，电流最集中的1mt的根部的金属变得更厚，由此可以随着源极/漏极的面对金属的面积减小而减小rwire和cwire。
58.在本技术中，场效应晶体管的整体尺寸和耐压在应用前后不变。随着接近宽度增大，coff趋于单调减小，并且场效应晶体管的有效w长度减小(实际操作区域变窄)，由此ron的增大趋势和行为从某一点开始改变。即，根据单位w长度设定1mt根部的最佳接近宽度。
59.此外，将描述示例性布线布局。例如，在扩散层被共享并与诸如(漏极
→
栅极
→
源极
→
栅极
→
漏极)等相邻关系连接的多栅极晶体管中，漏极和源极具有梳状形状，其中，在w长度方向上1mt以相反方向引出并被捆绑。以同样的方式，栅电极在w长度方向上引出并在一侧被捆绑。在一侧被捆绑的配置被称为t形。如图1所示在两侧被捆绑栅电极的配置被称为h形。
60.在此处，金属材料为al或cu，1mt的薄膜厚度在200至1000nm的范围内，1mt的宽度
在200至700nm的范围内，1con的高度在300至1100nm的范围内，1con的直径在100至500nm的范围内，栅电极厚度在50至300nm的范围内，栅长在10至500nm的范围内。注意，不仅多晶硅，而且诸如tin、tialn、tan或tac等金属材料也可以用于栅极。
61.体触点通常设置在捆绑式栅极和捆绑式漏极或源极的1mt根部之间。虽然在许多情况下，体触点的1mt与栅极、漏极或源极的1mt平行设置为多触点，但是在图7的传统配置中，1mt是单独设置的。通过该状态，如图8所示，源极/漏极的1mt根部加厚到栅电极附近。该布线布局是参考示例，并且参考示例中的ron的实际测量结果显示在图9中(单位长度为25μm且总w长度为1mm的示例)。此外，参考示例中的coff的实际测量结果如图10所示。
62.图9是示出1mt根部的增厚宽度(水平轴)与ron(垂直轴)之间的关系的曲线图。可以看出，rwire随着增厚宽度的增大而减小，由此ron略微减小。图10是示出1mt根部的增厚宽度(水平轴)和coff(垂直轴)之间的关系的曲线图。图11是示出1mt根部的增厚宽度(水平轴)与(ron
×
coff)(垂直轴)之间的关系的曲线图。图12是示出1mt根部的增厚宽度(水平轴)和功率阻断(pb：与耐压相关的因子(垂直轴))之间的关系的曲线图。从图11和图12可以看出，即使增厚宽度增大，coff和pb也几乎不变。
63.由于rwire略有下降，(ron
×
coff)也略有下降。如上所述，如图8所示，尽管通过改变传统配置(图7)的布线布局而改善了特性，但是效果小至-1fs(10-15
)。
64.如图13所示，本技术的第一实施例是一种布线布局，其中，在w长度方向上源极/漏极的1mt根部的端部被加厚，直到达到源极/漏区的端部的正前方(与端部正上方的位置匹配的位置)。此外，如图14所示，本技术的第二实施例是一种布线布局，其中，在w长度方向上源极/漏极的1mt根部的端部加厚，直到其到达源极/漏区的端部的内侧。在任一实施例中，此时，相对的1mt(在加厚漏极1mt的根部的情况下是源电极，在加厚源极1mt的根部的情况下是漏电极)在w长度方向上朝着中心缩回，并且去除端部的触点。1mt根部与相面对的1mt之间的距离被设置为0.2μm到1.0μm，并且可以设置它们之间的最大触点数量。
65.关于第一实施例和第二实施例，ron的实际测量结果如图15所示，coff的实际测量结果如图16所示，ron
×
coff的实际测量结果如图17所示，pb的实际测量结果如图18所示。这些数据是在例如单位长度为25μm和总w长度为1mm的情况下的数据。
66.图15是示出根部的端部的源极/漏区在w长度方向(水平轴)上距端部的距离与ron(垂直轴)之间的关系的曲线图。可以看出，与图9的情况相比，当位于源极/漏区的端部正上方时(距离为0)，ron减小，并且当位于源极/漏区的端部内侧时，ron进一步减小。由于考虑到当在整个w长度上观察晶体管时，操作并不是完全一致的，并且在源极/漏区的端部存在晶体管的原始能力没有完全表现出来的区域。在这个区域，可以通过加厚1mt布线和减少rwire来减小总ron。
67.此外，当ron位于被设置为边界的某一点(在单位长度＝25μm的情况下，1mt根部的端部位于源极/漏区的端部的内侧1.2μm)内时，ron趋于增大。这是因为晶体管的有效w长度(实际操作区域)变得更短，以进入对ron产生不利影响的区域。
68.图16是示出1mt根部的端部位置和coff之间的关系的曲线图。如图16所示，随着coff越靠近w长度方向的中心，coff越均匀地减小。这是因为1mt的面对源极/漏极的面积减小。
69.图17是示出在w长度方向(水平轴)和(ron
×
coff)(垂直轴)上根部的端部和源区/
漏区的端部之间的距离之间的关系的曲线图。(ron
×
coff)具有与ron相似的趋势，与1mt根部加厚的布线布局情况(图8)相比，最佳点处的减小范围6.5fs，这明显较大。此外，图18是示出从源区/漏区的端部沿w长度方向的距离(水平轴)和功率阻断(pb：与耐压相关的因子)(垂直轴)之间的关系的曲线图。当距源区/漏区端部的距离改变时，pb不会改变。如上所述，根据本技术的第一实施例和第二实施例，可以避免ron、coff和耐压之间的折衷。
70.此外，1mt根部端部的最佳位置被认为针对每个单位长度而不同。如图19所示，预测单位w长度与在w长度方向上距源区/漏区的端部的距离的最佳值之间的关系基本上成比例关系。考虑到由于工艺和设计上的差异而产生的余量，1mt根部的最佳位置似乎存在于在w长度方向上自源区/漏区的端部的内侧(单位w长度
×
0.05 /-单位w长度
×
0.03)μm的范围内。例如，在单位w长度为25μm的情况下，1mt根部的端部的最佳位置在自源区/漏区的端部的内侧起沿w长度方向的0.5μm至2.0μm的范围内。
71.接下来，将描述本技术的第三实施例。在第三实施例中，本技术应用于场效应晶体管，其中，在源极/漏极的相对金属之间形成作为真空区域的间隙(空气间隙)，以减小电容。如图20的a所示，在正常布线布局中，间隙ag形成到源区/漏区的外部。同时，在第三实施例中，当在w长度方向上1mt根部的端部朝向中心移动时，相对的1mt缩回，并且间隙ag也以类似于的方式缩回，如图20的b所示。这是为了防止由于1mt根部和间隙ag之间的接触而导致金属暴露于层间膜的外部。
72.图21示出了作为本技术的第四实施例的在1mt根部的端部和相对的1mt之间也形成间隙的情况。利用这种结构，在w长度方向上间隙ag被插入面向的源极/漏极金属之间，由此可以减少cwire。间隙ag具有曲折的结构。
73.如图22所示，在本技术的第五实施例中，本技术应用于具有2mt或更高的上层金属的布线布局。2mt或更高的金属材料是例如al或cu，金属的膜厚在200至1000μm的范围内(对于最上层的情况高达5000nm)，金属宽度在200至700nm的范围内，触点的材料是w或cu，触点的高度在300至1100nm的范围内，触点的直径在100至500nm的范围内。
74.如图23所示，在本技术的第六实施例中，2mt或2mt以上的上层金属覆盖根部，并且半堆叠配置中的相邻漏极金属和源极金属在晶体管的操作区域正上方短路。利用这种结构，可以进一步减小rwire。
75.根据本技术，在多栅极晶体管中，梳状源极/漏极的1mt根部变得更厚，同时保持元件尺寸和耐压，由此可以减小rwire。此外，相对的金属朝着w长度的中心缩回，由此可以减小源极/漏极的相对金属的面积，并且还可以减小cwire。因此，可以显著减小(ron
×
coff)，这是诸如天线开关等高频开关中的一个重要指标。
76.例如，在将本技术应用于具有25μm的标准单位w长度和40个多栅极的场效应晶体管的情况下，当梳状1mt根部从源区/漏区的端部沿w长度方向向内移动1.2μm，相对的金属缩回，并且去除端部的触点插塞时，(ron
×
coff)可以减少6fs或更多，并且可以获得显著的效果。
77.此外，与应用本技术之前相比，耐压和元件尺寸没有变化，并且可以避免ron、coff、耐压和尺寸之间存在的折衷。
78.注意，根据上述第一实施例至第六实施例的配置可以应用于漏极侧金属和源极侧金属两者，或者可以应用于其中的任何一个。
79.此外，根据本技术的布线布局可以应用于互补金属氧化物半导体(cmos)电路。此外，根据本技术的布线布局可以应用于显示器、图像传感器、半导体存储器、高频开关、功率放大器和低噪声放大器。
80.尽管上面已经具体描述了本技术的实施例，但是本技术不限于上述各个实施例，并且可以基于本技术的技术思想进行各种修改。此外，在不脱离本技术的主旨的情况下，上述实施例的配置、方法、过程、形状、材料、数值等可以彼此组合。例如，在本技术中，晶体管的操作方法和导电类型不受限制。虽然本技术适合于天线开关应用，因为随着多栅极的数量越多，要获得的效果越大，但是本技术也可以应用于其它应用的场效应晶体管。此外，基板可以是化合物半导体中的任何一种，例如，体硅、绝缘体上硅(soi)、gaas、gan或sic、玻璃以及蓝宝石，从而具有优异的通用性。
81.注意，本技术也可以采用以下配置。
82.(1)一种半导体器件，包括在公共有源区中具有多个栅极的多栅极晶体管，其中，
83.所述多栅极晶体管具有梳状金属结构，在所述梳状金属结构中，第一金属在w长度方向上从触点引出并且被捆绑，所述触点以单行的形式被布置在源区和漏区中的每一个中，并且
84.所述多栅极晶体管具有在所述w长度方向上所述第一金属的根部设置在所述源区和所述漏区的端部的正上方或者设置在所述源区和所述漏区的端部的内侧的布线布局。
85.(2)根据(1)所述的半导体器件，其中，至少一个触点隔着栅极存在于l长度方向上的前面上。
86.(3)根据(1)或(2)所述的半导体器件，其中，将第二金属或更高的上层金属重叠在所述第一金属的所述根部的正上方。
87.(4)根据(1)至(3)中任一项所述的半导体器件，其中，所述第一金属的所述根部设置在距所述源区或所述漏区的正上方(正前方)向内(w长度
×
0.05 单位w长度
×
0.03)(μm)的范围内。
88.(5)根据(1)至(4)中任一项所述的半导体器件，其中，所述第一金属的所述根部与相面对的第一金属之间的在所述w长度方向上的距离在0.1μm至0.8μm的范围内。
89.(6)根据(1)至(4)中任一项所述的半导体器件，其中，连接面对所述第一金属的所述根部的所述第一金属与基板的所述触点不设置在距所述源区或所述漏区的正上方(单位w长度
×
0.05-单位w长度
×
0.03)(μm)范围内。
90.(7)一种包括多栅极晶体管的半导体器件，其中，所述晶体管的漏极侧金属和源极侧金属二者具有根据(1)至(6)中任一项所述的布线布局。
91.(8)一种包括多栅极晶体管的半导体器件，其中，所述晶体管的漏极侧金属以及源极侧金属中的一个具有根据(1)至(6)中任一项所述的布线布局。
92.(9)根据(1)至(8)中任一项所述的半导体器件，其中，所述晶体管的多栅极的数量为10个或更多。
93.(10)根据(1)至(9)中任一项所述的半导体器件，其中，soi基板用于晶体管。
94.(11)根据(1)至(9)中任一项所述的半导体器件，其中，化合物半导体用于晶体管。
95.附图标记列表
96.1 晶体管
97.g 栅电极
98.21 栅电极的根部
99.22a、22b 栅电极的梳齿部
100.d 漏电极
101.31 漏电极的根部
102.32 漏电极的梳齿部
103.s 源电极
104.41 源电极的根部
105.42 源电极的梳齿部
106.a 有源区
107.ag 间隙。