一种半导体结构的制备方法与流程

1.本技术涉及半导体制造技术，尤其涉及一种半导体结构的制备方法及半导体结构。


背景技术：

2.在半导体集成电路的制造过程中，随着半导体制造的技术节点不断往下推进，关键尺寸不断缩小，已经超出了目前主流的光刻技术的物理极限，因此自对准双重成像技术(self-aligneddoublepatterning，sadp)应运而生，并得到广泛应用。
3.自对准双重成像技术即一次光刻完成后，相继使用非光刻工艺步骤(薄膜沉积、刻蚀等)实现对光刻图形的空间倍频。最后，使用另外一次光刻和刻蚀把多余的图形去掉。


技术实现要素：

4.针对上述问题，本技术提供一种半导体结构的制备方法及半导体结构，能够有效提高机台对半导体结构的对准精度。
5.第一方面，本技术提供一种半导体结构的制备方法，半导体结构包括衬底、硬掩模层、第一图案化层、第二图案化层以及填充金属层，其中，硬掩模层沉积于所述衬底上；
6.制备方法包括：
7.在硬掩模层上形成所述第一图案化层，第一图案化层包括第一芯轴以及第二芯轴，第一图案化层基于集成电路的布局形成，集成电路的布局被分解为芯轴区域和非芯轴区域，芯轴区域用于反映图像的特征尺寸，第一芯轴间隔填充于芯轴区域，第二芯轴设置于非芯轴区域；
8.在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物，侧壁沉积物在硬掩膜层上形成第二图案化层；
9.刻蚀第一芯轴与第二芯轴；
10.基于第二图案化层对硬掩膜层进行图案化，以在硬掩膜层内部被图案化的区域上形成第一沟槽；
11.刻蚀第二图案化层，在第一沟槽内形成填充金属层。
12.更进一步的，所述芯轴区域和所述非芯轴区域间隔设置，所述第二芯轴间隔设置于与所述芯轴区域相邻的所述非芯轴区域。
13.更进一步的，所述第二芯轴投影于所述硬掩膜层的面积大于所述第一芯轴投影于所述硬掩膜层的面积。
14.更进一步的，所述第一芯轴与所述第二芯轴均为非晶半导体条形结构。
15.更进一步的，所述半导体结构还包括介质层，所述介质层覆盖于所述第一芯轴的侧面和所述第二芯轴的侧面、所述第一芯轴和所述第二芯轴均背离所述硬掩膜层的第一表面，以及所述第一芯轴和所述第二芯轴结构外的所述硬掩膜层上的第二表面；
16.所述在所述第一芯轴的侧壁以及所述第二芯轴的侧壁形成侧壁沉积物，包括：
17.对所述介质层进行非等向刻蚀，以形成位于所述第一芯轴侧壁以及所述第二芯轴侧壁的侧壁沉积物；
18.其中，所述硬掩模层被暴露于所述侧壁沉积物间。
19.更进一步的，所述介质层在所述第一芯轴的侧面、所述第二芯轴的侧面、所述第一表面以及所述第二表面均具有相同的覆盖厚度。
20.更进一步的，所述半导体结构还包括牺牲材料层和光刻胶层，所述牺牲材料层沉积于所述硬掩模层上，所述光刻胶层涂布于所述牺牲材料层上；
21.所述在所述硬掩模层上形成第一图案化层，包括：
22.对所述光刻胶层进行曝光以及显影工艺的处理，以形成第三图案化层；
23.基于所述第三图案化层对所述牺牲材料层进行图案化，以形成第四图案化层；
24.刻蚀所述第三图案化层，将所述四图案化层确定为所述硬掩模层上所形成的第一图案化层。
25.更进一步的，所述衬底为半导体材料。
26.更进一步的，所述在所述第一沟槽内形成填充金属层，包括：
27.采用大马士革工艺在所述第一沟槽内进行金属填充，以形成填充金属层。
28.第二方面，本技术提供一种半导体结构，所述半导体结构采用上述的半导体结构的制备方法制备得到。
29.本技术实施例提供的半导体结构的制备方法，在形成有硬掩模层的衬底上，通过在硬掩模层上形成第一芯轴和第二芯轴，将第一芯轴间隔填充于用于反应布局特征尺寸的芯轴区域，将第二芯轴设置于非芯轴区域，随后在第一芯轴的侧壁和第二芯轴的侧壁形成侧壁沉积物，侧壁沉积物形成第二图案化层，之后刻蚀第一芯轴与第二芯轴，并基于第二图案化层图案化硬掩模层，在硬掩模层内部被图案化的区域上形成第一沟槽，最后刻蚀第二图案化层，在第一沟槽内填充金属层。本技术通过在对芯轴区域内的第一芯轴进行侧壁沉积时，还在非芯轴区域上设置第二芯轴并进行侧壁沉积，在不影响图案化布局的情况下，还使得硬掩模层被图案化的区域减少，从而减小硬掩模层内部填充金属层的面积，当机台对半导体结构进行对准操作时，填充金属层面积的减小可以降低金属层的反光效果，从而提升机台的对准精度，降低对准误差。
附图说明
30.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1为根据本技术实施例提供的一种半导体结构的制备方法的流程示意图；
32.图2a至图2e为根据本技术实施例提供的一种半导体结构的制备方法的制备过程中的结构示意图；
33.图3a至图3b为根据本技术实施例提供的在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物的结构示意图；
34.图4为根据本技术实施例提供的在硬掩模层上形成第一图案化层的流程图；
35.图5a至图5d为根据本技术实施例提供的在硬掩模层上形成第一图案化层的结构示意图。
36.图6为根据本技术实施例提供的一种半导体结构的结构示意图。
具体实施方式
37.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
38.相关技术中，随着半导体制造的技术节点不断往下推进，电路图形的关键尺寸不断缩小，超出主流的光刻技术的物理极限，因此自对准双重成像技术应运而生，并得到广泛应用。自对准双重成像的原理是通过空间倍增的方式，在第一次图形周围形成侧壁，并将侧壁作为掩膜刻蚀半导体结构，使半导体结构获得具有更小的关键尺寸的电路图形。
39.在集成电路的制造工艺中，需要反复将不同的电路图形图案化至硬掩模层，并将图案化的电路图形以金属层填充，随后通过电路元件连接不同硬掩模层，以使不同硬掩模层间实现电性连接，从而制造出具有集成电路的半导体结构。
40.当硬掩膜层内部填充金属层后，机台以此填充金属层的图案化电路图形作为对准基准，在此对准基准上进行后续的修正工艺以完成电路的制作。由于硬掩模层内部填充的金属层面积较大，机台对准时金属层将产生较大的反光，导致机台无法精确地识别硬掩模层上图形的位置，因此产生较大的对准误差。
41.请参照图1，为本技术实施例提供了一种半导体结构的制备方法的流程示意图。如图1所示，本技术实施例的制备方法可以包括以下步骤s101-s104。
42.s101，在硬掩模层上形成第一图案化层，第一图案化层包括第一芯轴以及第二芯轴，第一图案化层基于集成电路的布局形成，集成电路的布局被分解为芯轴区域和非芯轴区域，芯轴区域用于反映布局的特征尺寸，第一芯轴间隔填充于芯轴区域，第二芯轴设置于非芯轴区域。
43.请一并参照图2a至图2e，半导体结构包括衬底10、硬掩模层20、第一图案化层30、第二图案化层40以及填充金属层50。本技术实施例提供一待加工半导体结构，使得后续的制备方法基于此待加工半导体结构进行。待加工半导体结构包括衬底10和硬掩模层20，且硬掩模层20沉积于衬底10上。
44.衬底10可以为半导体材料，进一步的，衬底10可以为si衬底、ge衬底或sige衬底等，在其他实施例中，还可以为其他元素半导体衬底或化合物半导体衬底，如gaas衬底、sic衬底、inp衬底等，本技术实施例中所选用的衬底 10材料为si衬底，并在衬底10上沉积硬掩模层20。
45.具体的，硬掩模层20可以通过物理气相沉积(physical vapor deposition， pvd)的工艺沉积至衬底10的表面，物理气相沉积的工艺不仅使得硬掩模层 20被均匀致密地沉积于衬底10表面，还可以提高硬掩模层20与衬底10结合的紧密程度。优选地，本技术实施例中的硬掩模层20可以为氮化钛以物理气相沉积的方式沉积而成，氮化钛金属硬掩模具有良好的刻蚀选择性，在工艺过程中可以控制关键尺寸的准确形成；且当氮化钛金属硬掩模从衬底10上移除时，衬底10的完整性不会因氮化钛金属硬掩模的移除造成损伤。
46.如图2a所示，第一图案化层30基于集成电路的布局形成，且第一图案化层30包括第一芯轴31和第二芯轴32。
47.在本技术实施例中，集成电路的布局为多个电路子布局的层级堆叠，集成电路的布局以半导体衬底10为基础，在半导体衬底10上堆叠硬掩模层20，并在每层硬掩模内部图案化电路子布局，通过电路元件实现不同层级间的硬掩模内部电路子布局的电性连接，从而形成集成电路。
48.集成电路的布局被分解为芯轴区域33和非芯轴区域34，芯轴区域33用于反映布局的特征尺寸，特征尺寸即反映电路子布局的图案。以某一层掩模版为例，第一芯轴31间隔填充于芯轴区域33，第一芯轴31的设置可以通过后续的非光刻工艺步骤实现对芯轴区域33的空间倍增，芯轴区域33在空间倍增后即形成电路子布局的图案；第二芯轴32设置于非芯轴区域34，非芯轴区域34设置的第二芯轴32可以在不影响图案化电路子布局的情况下，还减小硬掩模层 20表面的填充金属层50的面积，降低金属层在机台对准时产生的反光效果，此外，第二芯轴32的设置位置在后续工艺步骤中被填充金属层50填充，由于第二芯轴32不反映电路子布局的特征尺寸，因此第二芯轴32的设置位置成为机台在识别电路子布局时新的对准基准，减小机台在对准时产生的对准误差。
49.具体的，本技术实施例对第一芯轴31与第二芯轴32的形成方式不作限定，第一芯轴31与第二芯轴32既可以均通过化学气相沉积的工艺沉积于硬掩模层 20上，也可以均通过光刻、堆叠、刻蚀等一系列流程沉积于硬掩模层20上。需要注意的是，填充于芯轴区域33内的所有第一芯轴31相互平行设置，第一芯轴31的轮廓应当与芯轴区域33的边缘对齐，且两相邻的第一芯轴31间的距离相等；设置于非芯轴区域34内的相邻两个第二芯轴32间的距离相等。优选地，第二芯轴32平行设置于第一芯轴31。
50.进一步的，第一芯轴31与第二芯轴32的设立位置与排布方式既可以通过电脑程序自动生成，也可以通过本领域技术人员设计得出，还可以在电脑程序自动生成的设计基础上，本领域技术人员对设计基础进行修改得出。优选地，第一芯轴31与第二芯轴32使用相同的cvd(chemical vapor deposition，化学气相沉积)材料，如sio2或si3n4等材料，本技术实施例对此不作约束。在其他实施例中，第一芯轴31与第二芯轴32也可以使用不同的材料。
51.s102，在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物，侧壁沉积物在硬掩膜层上形成第二图案化层。
52.如图2b所示，本技术实施例对侧壁沉积物41的形成方式不作限定，可以使用如侧壁图像转移的技术形成侧壁沉积物41。可以理解的是，侧壁沉积物41 不仅沉积于第一芯轴31以及第二芯轴32的侧壁表面，还沉积于硬掩模层20 的表面，以实现对硬掩模层20的掩蔽，从而实现第一芯轴31与第二芯轴32 所掩蔽区域的空间倍增。第一芯轴31间隔填充于芯轴区域33，由于芯轴区域 33经空间倍增后可以得到完整的电路子布局，因此形成于所有第一芯轴31侧壁表面的侧壁沉积物41所掩蔽的区域可以组成完整的电路子布局；由于第二芯轴32填充于非芯轴区域34，因此形成于第二芯轴32侧壁表面的侧壁沉积物41 所掩蔽的区域将不会影响电路子布局的形成，且形成于第二芯轴32侧壁的侧壁沉积物41使得第二芯轴32所掩蔽的面积得到空间倍增，从而减小金属层的填充面积。
53.本步骤通过在第一芯轴31的侧壁形成侧壁沉积物41，以实现芯轴区域33 的空间倍增，形成完整的电路子布局，通过在第二芯轴32的侧壁形成侧壁沉积物41，以减小金属层
的填充面积。侧壁沉积物41在硬掩膜层上形成第二图案化层40，使得第二图案化层40不仅将完整的电路子布局掩蔽于硬掩模层20上，还可以减小硬掩模层20内部的金属填充面积。
54.s103，刻蚀第一芯轴与第二芯轴。
55.如图2c所示，在本技术实施例中，刻蚀第一芯轴31于第二芯轴32。可以理解的是，在刻蚀第一芯轴31与第二芯轴32后，硬掩模层20上仅存在第二图案化层40，第二图案化层40在反映完整电路子布局的同时，还可以减小金属填充面积，简化后续的工艺步骤。
56.具体的，为保证第一芯轴31以及第二芯轴32刻蚀的完全性，以及保护硬掩模层20的完整性，第一芯轴31材料以及第二芯轴32材料可以选择与硬掩模层20材料间的选择刻蚀比较大的材料。刻蚀选择比指在同一刻蚀条件下一种材料与另一种材料相对刻蚀速率快慢，由此，通过选择适当的刻蚀制程，可以相对于侧壁沉积物41选择性地移除第一芯轴31以及第二芯轴32。优选地，本技术实施例中的第一芯轴31材料与第二芯轴32材料相同，在其他实施例中，第一芯轴31材料与第二芯轴32材料也可以不相同，为保证第一芯轴31以及第二芯轴32刻蚀的完全性以及保护硬掩模层20的完整性，第一芯轴31材料与第二芯轴32材料均与硬掩模层20材料间有较大的选择刻蚀比。
57.s104，基于第二图案化层对硬掩膜层进行图案化，以在硬掩膜层内部被图案化的区域上形成第一沟槽。
58.如图2d所示，在移除第一芯轴31以及第二芯轴32以后，在第二图案化层 40充当刻蚀掩膜的情况下，通过刻蚀制程图案化硬掩模层20，从而在硬掩模层 20的内部形成第一沟槽42。优选地，为保证硬掩模层20刻蚀的完全性以及保护第二图案化层40的完整性，硬掩模层20材料与第二图案化层40材料间具有较大的选择刻蚀比。
59.s105，刻蚀第二图案化层，在第一沟槽内形成填充金属层。
60.如图2e所示，填充金属层50使得硬掩模层20内部图案化的电路子布局具有导电性，从而使得电路子布局达到预期的工作效果。
61.在本技术实施例中，通过在对芯轴区域内的第一芯轴进行侧壁沉积时，还在非芯轴区域上设置第二芯轴并进行侧壁沉积，在后续的非光刻工艺不影响图案化布局的情况下，还使得填充金属层暴露于硬掩模层表面的面积减小，当机台对硬掩模层进行对准操作时，填充金属层面积的减小可以降低填充金属层的反光效果，从而提升机台的对准精度，降低对准误差。
62.具体的，在一个实施例中，第二芯轴32投影于硬掩模层20的面积大于第一芯轴31投影于硬掩模层20的面积。本技术实施例通过使第二芯轴32投影于硬掩模层20时拥有较大的投影面积，使得第二芯轴32在空间倍增时可以增大掩蔽于硬掩膜层上的第二图案化层40，从而在后续的刻蚀工艺中进一步减小填充金属层50暴露于硬掩模层20内部的面积，使得机台对准硬掩模层20时填充金属层50的反光效果更小，使机台在对准硬掩模层20时具有更好的对准效果。本技术实施例对第一芯轴31与第二芯轴32投影于硬掩模层20的投影面积均不作限制，但需注意的是，第一芯轴31投影于硬掩模层20的图案不得超出芯轴区域33的轮廓，第二芯轴32投影于硬掩模层20的图案不得超出非芯轴区域 34的轮廓。
63.本技术实施例通过限制第二芯轴投影于硬掩模层的面积大于第一芯轴投影于硬掩模层的面积，在后续工艺中可以进一步减小硬掩膜层表面暴露金属层的面积，从而使机台在对准硬掩模层时具有更好的对准效果。
64.进一步的，在另一个具体实施例中，第一芯轴31与第二芯轴32均为非晶半导体条形结构。非晶半导体材料的制备方法较为简单，成本较低，易于制成薄膜并实现大面积的覆盖；条形结构使得第一芯轴31可以更加紧密地填充于芯轴区域33，且使得第二芯轴32可以更容易平行设置于第一芯轴31。
65.本技术实施例通过限制第一芯轴与第二芯轴的结构与材料，使得第一芯轴与第二芯轴的排布更加密集，更易于实现对芯轴区域与非芯轴区域的覆盖。
66.本技术实施例对在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物的步骤提供一可行实施例，在第一芯轴的侧壁以及第二芯轴的侧壁形成侧壁沉积物还包括以下步骤：
67.对介质层进行非等向刻蚀，以形成位于第一芯轴侧壁以及第二芯轴侧壁的侧壁沉积物。
68.请参考图3a，半导体结构还包括介质层60，介质层60覆盖于第一芯轴的侧面61和第二芯轴的侧面62、第一芯轴31和第二芯轴32均背离硬掩膜层的第一表面63，以及第一芯轴31和第二芯轴32结构外的硬掩膜层上的第二表面 64。
69.如图3b所示，通过对第一芯轴的侧面61和第二芯轴的侧面62、第一表面 63以及第二表面64所覆盖的介质层60进行非等向刻蚀，从而形成第一芯轴31 侧壁以及第二芯轴32侧壁的侧壁沉积物41。
70.可以理解的是，为使得芯轴区域33图案倍增，因此覆盖于第一芯轴31与第二芯轴32侧壁的介质层60应当被保留；为使得后续步骤可以实现对第一芯轴31以及第二芯轴32的刻蚀，因此覆盖于第一表面63的介质层60应当被刻蚀；为使得后续步骤可以实现对硬掩模层20的刻蚀，因此覆盖于第二表面64 的介质层60应当被刻蚀。如图3b所示，不难发现，对需要被刻蚀的介质层60 与需要被保留的介质层60所呈现的刻蚀方向不同。具体的，在一空间直角坐标系中，以坐标(1，1)和坐标(0，0)为参考，若需要被刻蚀的介质层60的刻蚀方向为从(0，1)至(0，0)，则需要被保留的介质层60的刻蚀方向为(1， 0)至(0，0)；进一步通俗地讲，当刻蚀液沉积于介质层60上时，刻蚀液纵向性刻蚀需要被刻蚀的介质层60，刻蚀液横向性刻蚀需要被保留的介质层60 为。本步骤借助此现象，应用需要被刻蚀的介质层60沿不同刻蚀方向的刻蚀速率不同的原理，选择湿法刻蚀的工艺，通过非等向刻蚀以保留位于第一芯轴31 侧壁以及位于第二芯轴32侧壁的介质层60。刻蚀后位于第一芯轴31侧壁以及位于第二芯轴32侧壁的介质层60也即侧壁沉积物41。
71.本技术实施例通过对介质层进行非等向刻蚀，以形成位于第一芯轴侧壁以及第二芯轴侧壁的侧壁沉积物。非等向刻蚀的工艺在刻蚀掉位于第一表面和第二表面的介质层的基础上，还使得芯轴区域的图案得到倍增，有利于后续图案化电路子布局的工艺步骤。
72.优选地，在一些实施例中，介质层60在第一芯轴的侧面61、第二芯轴的侧面62、第一表面63以及第二表面64均具有相同的覆盖厚度。相同的覆盖厚度使得介质层60在进行非等向刻蚀的工艺时，形成于第一芯轴的侧面61以及第二芯轴的侧面62的侧壁沉积物41投影于硬掩模层20的面积相差较小，使得形成的电路子布局的图案较为精准。在其他实施例中，介质层60既可以均匀沉积于硬掩模层20上，也可以在硬掩模层20上沉积形成特定形状，以使得介质层60在非等向刻蚀后得到特殊形状的侧壁沉积物41。
73.在本技术实施例中，还可以通过改变刻蚀液的种类与控制刻蚀的时间，从而得到
不同掩蔽面积的侧壁沉积物41所组成的第二图案化层40。
74.本技术实施例通过使得介质层在第一芯轴的侧面、第二芯轴的侧面、第一表面以及第二表面均具有相同的覆盖厚度，在后续的非等向刻蚀工艺中得到结构相差较小的侧壁沉积物，从而使得侧壁沉积物掩盖硬掩模层的图案可以更为精准地反映电路子布局。
75.本技术实施例对在硬掩模层上形成第一图案化层的步骤提供一可行实施例，请参照图4，在硬掩模层上形成第一图案化层包括以下步骤：
76.s201，对光刻胶层进行曝光以及显影工艺的处理，以形成第三图案化层。
77.请参考图5a，半导体结构还包括牺牲材料层70和光刻胶层80，牺牲材料层70沉积于硬掩模层20上，光刻胶层80涂布于牺牲材料层70上。
78.如图5b所示，掩模版设计有第一芯轴31与第二芯轴32图形的图案，光源通过掩模版照射至光刻胶层80，使得曝光区域的光刻胶层80发生化学效应；在曝光过程结束后加入显影液，发生化学效应的区域可以被溶解于特定的显影液中，未被溶解的光刻胶层80保留于牺牲材料层70上，即形成第三图案化层 90。
79.进一步的，根据性质的不同，光刻胶可以分为正胶和负胶，分别对应正性光刻和负性光刻两种基本工艺。在正性光刻中，正胶曝光区域的结构被破坏，被显影液溶解，使得光刻胶上的图形与掩模版上图形相同；在负性光刻中，负胶的曝光区域会发生硬化，使得曝光区域无法溶解，未曝光区域则被显影液溶解，使得光刻胶上的图形与掩模版上图形相反。本步骤中，无论采用正性光刻或负性光刻，光刻后形成的第三图案化层90均应符合后续步骤所达到的预期效果。
80.s202，基于第三图案化层对牺牲材料层进行图案化，以形成第四图案化层。
81.如图5c所示，在对牺牲材料层70进行图案化时，第三图案化层90则作为牺牲材料层70的掩模版，使得牺牲材料层70中暴露于第三图案化层90外的区域被刻蚀，从而形成牺牲材料层70与第三图案化层90叠加的第四图案化层100。
82.s203，刻蚀第三图案化层，将第四图案化层确定为硬掩模层上所形成的第一图案化层。
83.如图5d所示，在刻蚀第三图案化层90后，第四图案化层100的图案即为硬掩膜层上所形成的第一图案化层30的图案。由此即完成在硬掩模层20上形成第一图案化层30的一实施例的可行步骤。
84.进一步的，为使得牺牲材料层70不受刻蚀工艺的影响，第三图案化层90 材料与牺牲材料层70材料均不相同。
85.在本技术实施例中，通过对光刻胶层的曝光显影与对牺牲材料层的刻蚀，由此形成结构稳定、位置准确的第一图案化层。可以理解的是，半导体结构的制备方法是在第一图案化层的基础上进行后续的工艺步骤，结构稳定、位置准确的第一图案化层可以为后续的工艺流程提供较好的基础。
86.优选地，在其他实施例中，采用大马士革工艺在第一沟槽42内进行金属填充，以形成填充金属层50。
87.金属填充层50可填充铝金属或铜金属，二者可基于器件的工作性质有选择性地填充。由于铝与硅在加热时易于共熔，从而形成短路现象，且集成电路内部的铝导线较为细长，经常承受高密度的电流，铝导线易于在电场作用和热作用的共同作用下扩散，影响铝填
充层的导电性，以大马士革工艺形成的铝填充层，可以减小铝层的扩散现象；由于铜与硅的接触电阻较高，且铜易于扩散进入硅中，从而引起器件性能灾难，以大马士革工艺形成的铜填充层，可以避免铜扩散进入硅中，从而使得填充金属层50具有较好的导电效果。
88.在本技术实施例中，以大马士革工艺形成的填充金属层，具有导电性强、结构稳定的优点。
89.本技术实施例还提供一半导体结构，半导体结构采用如上步骤的制备方法得到。如图6所示，本技术实施例的半导体结构包括衬底10、硬掩模层20以及填充金属层50。硬掩模层20沉积于衬底10上，硬掩模层20内部被刻蚀有第一沟槽42，第一沟槽42内填充有填充金属层50。
90.可以理解的是，通过如上步骤的制备方法制备得到的半导体结构，硬掩模层20内的第一沟槽42在反映电路子布局的同时，还使得填充金属层50暴露于硬掩模层20表面的面积减小。当机台对半导体结构进行对准操作时，一方面，减小暴露于硬掩模层20表面的金属面积可以降低填充金属层50的反光效果，使得机台提高对电路子布局的识别精度，机台更易于对准电路子布局；另一方面，由于第二芯轴32的设置位置在如上工艺步骤中最终被填充金属层50填充，且第二芯轴32不反映电路子布局的特征尺寸，因此填充金属层50填充第二芯轴32位置的部分为机台在识别电路子布局时提供新的对准基准，从而减小机台在对准时产生的对准误差。
91.在本技术实施例中，经上述制备方法得到的半导体结构，不仅将电路子布局图案化至半导体结构上，还减小半导体结构表面金属层的裸露面积，使得机台在对半导体结构上的电路子布局进行对准操作时，可以提高机台的对准精度，降低对准误差，使得本技术实施例的半导体结构也可以作为优良的对准结构。
92.本技术实施例的附图中相同或相似的标号对应相同或相似的件件；在本技术的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
93.以上仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术的保护范围之内。