CMOS图像传感器及制造方法与流程

cmos图像传感器及制造方法
技术领域
1.本发明涉及集成电路领域，特别涉及一种cmos图像传感器及制造方法。


背景技术：

2.随着cmos图像传感器的发展，其单位面积分辨率屡创新高，这必然会造成像素单元的尺寸和间距的不断缩小。钳位光电二极管(pinned photodiode，ppd)作为像素单元的光敏单元，其大小受到了像素单元尺寸的限制，从而影响其光生电子收集的作用，使其在单位时间内收集到的电子数量降低，导致cmos图像传感器的灵敏度(例如量子效率qe，quantum efficiency)下降。
3.为此在cmos图像传感器像素单元分辨率屡创新高的前提下，通过设计高质量的cmos图像传感器以相应保持或提高像素单元的量子效率是关键。
4.业界尝试通过增大ppd的耗尽区宽度，以提高cmos图像传感器提高像素单元的量子效率。通常采用如下两者方式增大ppd的耗尽区宽度：一是增大tg管(transfer gate，传送开关)的电压，但其在增加光生电子的同时也会导致带间隧穿(band-to-band tunneling，bbt)漏电，即是同步增大了暗电流，不利于成像质量的提高，而且增大tg管的电压还会额外增加外围电路的设计难度；二是增大ppd中n型埋层的结深，其虽然可以通过增大形成n埋层时离子注入的能量一步形成，但是高能量的注入一方面会造成ppd中n型埋层的掺杂浓度峰值远离tg管，不利于电荷(光生电子)的转移，而且较深的n型埋层也会导致在曝光前的耗尽区的自由电子难以被耗尽，这两者都限制了像素单元的电荷转移效率(charge transfer efficiency，cte)，使其产生严重的图像拖尾问题。


技术实现要素：

5.本发明的目的在于提供一种cmos图像传感器及制造方法，以有效提高cmos图像传感器的像素单元的量子效率。
6.为解决上述技术问题，本发明提供了一种cmos图像传感器，包括p型衬底、p型外延层以及多个像素单元，所述p型外延层形成于所述p型衬底上，每个所述像素单元包括n型埋层、p型钳位层以及p型埋层，所述n型埋层、p型钳位层、p型埋层以及p型外延层构成钳位光电二极管，所述p型埋层的掺杂浓度大于所述p型外延层的掺杂浓度，所述p型钳位层的掺杂浓度大于所述p型埋层的掺杂浓度，所述n型埋层、p型钳位层以及p型埋层均形成于所述p型外延层中，所述p型钳位层形成于所述n型埋层上方，所述p型埋层嵌入到所述n型埋层中，且所述p型埋层包括至少两个p型子埋层，所述至少两个p型子埋层沿所述p型外延层的深度方向分布。
7.可选的，所述n型埋层包括至少五个n型子埋层，所述至少五个n型子埋层沿所述p型外延层的深度方向分布。
8.可选的，所述n型埋层包括第一n型子埋层、第二n型子埋层、第三n型子埋层、第四n型子埋层以及第五n型子埋层，所述p型埋层包括第一p型子埋层以及第二p型子埋层，所述
第一p型子埋层位于所述第一n型子埋层和第三n型子埋层之间，且位于所述第二n型子埋层的一侧，所述第二p型子埋层位于所述第三n型子埋层和第五n型子埋层之间，且位于所述第四n型子埋层的一侧。
9.可选的，所述第一p型子埋层及第二p型子埋层位于所述所述n型埋层的一侧。
10.可选的，所述第一p型子埋层以及第二p型子埋层的掺杂浓度为1.0*10
11
cm-3
～9.0*10
12
cm-3
，所述第一n型子埋层、第二n型子埋层、第三n型子埋层、第四n型子埋层以及第五n型子埋层的掺杂浓度为1.0*10
11
cm-3
～1.0*10
13
cm-3
，所述p型钳位层的掺杂浓度为1.0*10
11
cm-3
～9.0*10
12
cm-3
。
11.可选的，所述cmos图像传感器还包括隔离结构，所述隔离结构形成于所述p型外延层中，并环绕多个所述像素单元设置，用于隔离多个所述像素单元。
12.可选的，所述像素单元还包括输送晶体管，所述输送晶体管与所述n型埋层电连接，用于控制所述像素单元的信号输出。
13.可选的，所述cmos图像传感器还包括cmos电路，所述cmos图像传感器包括像素单元区和逻辑区，所述多个像素单元形成于所述像素单元区，所述cmos电路形成于所述逻辑区。
14.基于本发明的另一方面，本发明还提供一种cmos图像传感器的制造方法，包括：提供一p型衬底，所述p型衬底上形成有p型外延层；在所述p型衬底上形成多个像素单元，每个所述像素单元包括n型埋层、p型钳位层以及p型埋层，所述n型埋层、p型钳位层、p型埋层以及p型外延层构成钳位光电二极管，所述p型埋层的掺杂浓度大于所述p型外延层的掺杂浓度，所述p型钳位层的掺杂浓度大于所述p型埋层的掺杂浓度，所述n型埋层、p型钳位层以及p型埋层均形成于所述p型外延层中，所述p型钳位层形成于所述n型埋层上方，所述p型埋层嵌入到所述n型埋层中，且所述p型埋层包括至少两个p型子埋层，所述至少两个p型子埋层沿所述p型外延层的深度方向分布。
15.可选的，所述n型埋层包括第一n型子埋层、第二n型子埋层、第三n型子埋层、第四n型子埋层以及第五n型子埋层，在所述p型衬底上形成多个像素单元的步骤包括：在所述p型外延层中形成第一n型子埋层；在所述第一n型子埋层上分别形成第一p型子埋层及第二n型子埋层；在所述第一p型子埋层及所述第二n型子埋层上形成第三n型子埋层；在所述第三n型子埋层上分别形成第二p型子埋层及第四n型子埋层；在所述第二p型子埋层及所述第四n型子埋层上形成第五n型子埋层；在所述第五n型子埋层上形成p型钳位层。
16.综上所述，本发明提供的cmos图像传感器及制造方法具有以下有益效果：通过两个以上的形成于n型埋层中的p型埋层，拓展了钳位光电二极管的耗尽区宽度，有助于电荷(光生电子)的转移，并提高了cmos图像传感器的像素单元的量子效率，有利于提高像素单元的灵敏度；而且，随着耗尽区宽度的扩大，以及pn结电容也随着增大，提升了像素单元的满阱容量，从而提高像素单元的成像质量；此外，耗尽区宽度的扩大还使得n型埋层更容易在曝光前被耗尽，较少其中的自由电子，从而消除了n型埋层中的复位噪声。
附图说明
17.本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
18.图1是本技术实施例一提供的cmos图像传感器的俯视示意图；
19.图2是本技术实施例一提供的cmos图像传感器的剖视示意图；
20.图3是本技术实施例一提供的cmos图像传感器的电路图；
21.图4是本技术实施例一提供的cmos图像传感器的制造方法的流程图；
22.图5～图10为本技术实施例一提供的cmos图像传感器的制造方法的相应步骤对应的结构示意图。
23.附图中：
24.10-p型衬底；11-p型外延层；12-隔离结构；13-介质层；
25.20-n型埋层；21-第一n型子埋层；22-第二n型子埋层；23-第三n型子埋层；24-第四n型子埋层；25-第五n型子埋层；
26.30-p型埋层；31-第一p型子埋层；32-第二p型子埋层；
27.40-p型钳位层；
28.51-输送晶体管；52-浮空节点。
具体实施方式
29.为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
30.如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
31.本发明提供了一种cmos图像传感器及制造方法，以有效提高cmos图像传感器的像素单元的量子效率。
32.图1是本技术实施例提供的cmos图像传感器的俯视示意图，图2是本技术实施例提供的cmos图像传感器的剖视示意图。
33.如图1及图2所示，本技术实施例提供的cmos图像传感器，包括p型衬底10、p型外延层11以及多个像素单元，p型外延层11形成于p型衬底10上，每个像素单元包括n型埋层20、p型钳位层40以及p型埋层30，n型埋层20、p型钳位层40、p型埋层30以及p型外延层11构成钳位光电二极管，p型埋层30的掺杂浓度大于p型外延层11的掺杂浓度，p型钳位层40的掺杂浓度大于p型埋层30的掺杂浓度，n型埋层20、p型钳位层40以及p型埋层30均形成于p型外延层11中，p型钳位层40形成于n型埋层20上方，p型埋层30嵌入到n型埋层20中，且p型埋层30包括至少两个p型子埋层，至少两个p型子埋层沿p型外延层11的深度方向分布。
34.其中，p型衬底10可以是本领域技术人员所熟知的任意合适的基底材料，例如可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。本实施例
中p型衬底10以p型硅衬底为例加以说明。
35.p型衬底10的表面形成有p型外延层11，p型外延层11上形成有cmos图像传感器的像素单元区。cmos图像传感器可分为像素单元区和逻辑区，多个像素单元形成于像素单元区，cmos图像传感器的cmos电路形成于逻辑区。在本实施例中，cmos图像传感器可以为前照式(front side illumination，fsi)、背照式(back side illumination，bsi)或者堆叠型bsi。在堆叠型bsi中，逻辑区形成于与像素单元不同的衬底(晶圆)上，即是像素单元区和逻辑区分别形成于两块晶圆上，然后通过键合技术及tsv技术将上述两块衬底连接起来。
36.图3是本技术实施例一提供的cmos图像传感器的电路图。
37.在本实施例中，cmos图像传感器可以为4t型电路，cmos电路至少包括输送晶体管(transfer gate，tg)、复位晶体管(reset gate，rs)、浮空节点(floating diffusion，fd)以及选择晶体管(select transfer gate，sel)，其具体连接关系如图3所示。
38.请继续参照图1，多个像素单元形成于像素单元区，多个像素单元之间环绕设置有隔离结构12，用于隔离多个像素单元。在本技术实施例的4个像素单元呈2x2均匀排布，每个像素单元均为方形且尺寸大小相同。浮空节点52设置于四个像素单元中间的隔离结构12中，每个像素单元上且靠近浮空节点52处均设置有输送晶体管51，用于将像素单元的信号输出至浮空节点52。应理解，在实际中，像素单元的尺寸大小可以不同，排布也可以是其他形式，在本技术实施例中并不以此为限。
39.请继续参照图2，隔离结构12形成于外延层中，为提高隔离及保护效果，其深度可深于n型埋层20，其顶层与p型钳位层40电性连接。在其他具体实施例中，为进一步提高隔离结构12的隔离及保护效果，还可以在该隔离结构12的上部形成浅沟槽隔离结构(shallow trench isolation，sti)。
40.请继续参照图2，在本实施例中，钳位光电二极管包括p型外延层11、形成于p型外延层11中的n型埋层20、位于n型埋层20上的p型钳位层40以及嵌入于n型埋层20中的p型埋层30。而且，p型埋层30相对n型埋层20一侧与p型外延层11连接。由此，通过n型埋层20与p型外延层11及p型埋层30形成沿pn结界面延伸的耗尽区。
41.需要特别说明的是，p型埋层30可以包括至少两个p型子埋层以相应提高耗尽区的尺寸及耗尽区的耗尽程度。其中，至少两个p型子埋层沿p型外延层11的深度方向分布，其可利用至少两次p型离子注入以嵌入到n型埋层20形成。p型埋层30的掺杂浓度均大于p型外延层11的掺杂浓度，p型钳位层的掺杂浓度大于p型埋层30及n型埋层20的掺杂浓度。其中，第一p型子埋层以及第二p型子埋层的掺杂浓度可为1.0*10
11
cm-3
～9.0*10
12
cm-3
，第一n型子埋层、第二n型子埋层、第三n型子埋层、第四n型子埋层以及第五n型子埋层的掺杂浓度可为1.0*10
11
cm-3
～1.0*10
13
cm-3
，p型钳位层的掺杂浓度为1.0*10
11
cm-3
～9.0*10
12
cm-3
。每个p型子埋层的掺杂浓度及结深的设置可根据具体产品(cmos图像传感器)的需求进行具体设定。与之相应的，n型埋层包括至少五个n型子埋层，至少五个n型子埋层沿p型外延层的深度方向分布。
42.在本技术实施例中，p型埋层30包括第一p型子埋层31以及第二p型子埋层32，n型埋层20包括第一n型子埋层21、第二n型子埋层22、第三n型子埋层23、第四n型子埋层24以及第五n型子埋层25，其中，第一p型子埋层31位于第一n型子埋层21和第三n型子埋层之间23，且位于第二n型子埋层22的一侧，第二p型子埋层32位于第三n型子埋层23和第五n型子埋层
25之间，且位于第四n型子埋层24的一侧。优选的，第一p型子埋层31及第二p型子埋层32位于n型埋层20中相对输送晶体管51一侧，即第二n型子埋层22和第四n型子埋层24位于输送晶体管51一侧，以便于快速收集光生电子。
43.其中，n型子埋层的掺杂浓度可以相同，也可以不同，其具体的掺杂浓度可根据具体产品(cmos图像传感器)的需求进行具体设定。例如不同结深的n型子埋层可成由下至上的梯度掺杂浓度，靠近输送晶体管51的n型子埋层的掺杂浓度较高，可使得钳位光电二极管内形成指向输送晶体管51的电势梯度，有利于电荷的收集及转移。
44.在本技术实施例中，利用两个p型子埋层嵌入到n型埋层20中以延伸了pn结的界面，从而拓展钳位光电二极管的耗尽区宽度，有助于电荷(光生电子)的产生及收集，以提高cmos图像传感器的像素单元的量子效率，即提高像素单元的灵敏度。进一步的，随着耗尽区宽度的扩大，pn结电容也随之扩大，即可将提升像素单元的满阱容量，即提高像素单元的动态范围，丰富了cmos图像传感器的输出信号，进而提高了cmos图像传感器的成像性能。而且，上述利用p型子埋层和n型子埋层相互交叉的结构不仅使得耗尽区宽度增大，还使得耗尽区更容易被完全耗尽，减少其中的自由电子，从而消除了由于n型埋层20中自由电子所引起的复位噪声。
45.需要特别说明的是，本实施例中，耗尽区宽度的增加并未通过提高输送晶体管51的电压或是增加n型埋层20的结深的条件下所达成的，从而不会增加外围电路(cmos电路)的设计难度、增大暗电流或者减低电荷转移效率。
46.在本技术实施例中，p型钳位层40位于n型埋层20的上方，在p型钳位层40的上方还覆盖有介质层13，例如氧化硅，用于隔离像素单元。在实际中，p型钳位层40可与隔离结构12连接，从而使得p型钳位层40可以较好的抑制氧化硅与p型外延层11的界面所产生的表面暗电流，降低噪声。
47.图4是本技术实施例提供的cmos图像传感器的制造方法的流程图。
48.如图4所示，本实施例提供的cmos图像传感器的制造方法，包括：
49.提供一p型衬底，所述p型衬底上形成有p型外延层；
50.在所述p型衬底上形成多个像素单元，每个所述像素单元包括n型埋层、p型钳位层以及p型埋层，所述n型埋层、p型钳位层、p型埋层以及p型外延层构成钳位光电二极管，所述p型埋层的掺杂浓度大于所述p型外延层的掺杂浓度，所述p型钳位层的掺杂浓度大于所述p型埋层的掺杂浓度，所述n型埋层、p型钳位层以及p型埋层均形成于所述p型外延层中，所述p型钳位层形成于所述n型埋层上方，所述p型埋层嵌入到所述n型埋层中，且所述p型埋层包括至少两个p型子埋层，所述至少两个p型子埋层沿所述p型外延层的深度方向分布。
51.本技术实施例以n型埋层包括第一n型子埋层、第二n型子埋层、第三n型子埋层、第四n型子埋层以及第五n型子埋层，p型埋层包括第一p型子埋层以及第二p型子埋层为例加以说明。
52.图5～图10为本技术实施例提供的cmos图像传感器的制造方法的相应步骤对应的结构示意图，接下来，将结合图5～图10对所述cmos图像传感器的制造方法进行详细说明。
53.请参照图5，在p型外延层11中形成第一n型子埋层21，其中，第一n型子埋层21位于利用p型外延层11中的隔离结构12的像素区域内，且位于p型外延层11的预设深度(位于n型埋层的底部)。
54.请参照图6，在第一n型子埋层上21分别形成第一p型子埋层31及第二n型子埋层22。
55.请参照图7，在第一p型子埋层31及第二n型子埋层22上形成第三n型子埋层23。
56.请参照图8，在第三n型子埋层23上分别形成第二p型子埋层32及第四n型子埋层24。
57.请参照图9，在第二p型子埋层32及第四n型子埋层24上形成第五n型子埋层25。
58.请参照图10，在第五n型子埋层25上形成p型钳位层40。
59.当然，本实施例所举例的cmos图像传感器的制造方法还包括后续的其他工艺制程，例如逻辑区的cmos电路的形成、互连工艺，在本技术其他实施例中也还包括其他相应的工艺步骤，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
60.综上所述，本发明提供的cmos图像传感器及制造方法具有以下有益效果：通过两个以上的形成于n型埋层中的p型埋层，拓展了钳位光电二极管的耗尽区宽度，有助于电荷(光生电子)的转移，并提高了cmos图像传感器的像素单元的量子效率，有利于提高像素单元的灵敏度；而且，随着耗尽区宽度的扩大，以及pn结电容也随着增大，提升了像素单元的满阱容量，从而提高像素单元的成像质量；此外，耗尽区宽度的扩大还使得n型埋层更容易在曝光前被耗尽，较少其中的自由电子，从而消除了n型埋层中的复位噪声。
61.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。