半导体装置和半导体装置的制造方法与流程

1.本公开总体上涉及半导体装置和半导体装置的制造方法，更具体地，涉及一种三维半导体装置和三维半导体装置的制造方法。


背景技术：

2.半导体装置包括能够存储数据的存储器单元。三维半导体装置包括三维布置的存储器单元，以使得基板的每单位面积存储器单元所占据的面积可减小。
3.为了改进三维半导体装置的集成度，存储器单元的层叠数量可增加。三维半导体装置的操作可靠性可随着存储器单元的层叠数量增加而劣化。


技术实现要素：

4.根据本公开的一方面，可提供一种半导体装置，该半导体装置包括：层叠结构，其包括交替地层叠的多个导电图案和多个层叠绝缘层；沟道结构，其穿透层叠结构；隧道绝缘层，其围绕沟道结构；单元存储图案，其围绕隧道绝缘层；以及虚设存储图案，其围绕隧道绝缘层，虚设存储图案与单元存储图案间隔开，其中，导电图案包括与隧道绝缘层接触的选择导电图案。
5.根据本公开的另一方面，可提供一种半导体装置，该半导体装置包括：层叠结构，其包括交替地层叠的多个层叠绝缘层和多个导电图案；多个单元插塞，其穿透层叠结构；以及在多个单元插塞之间的隔离结构，其中，导电图案包括与隔离结构接触的选择导电图案，其中，当隔离结构的侧壁下陷时，限定凹陷，并且其中，选择导电图案包括插入到凹陷中的插入部分。
6.根据本公开的另一方面，可提供一种半导体装置，该半导体装置包括：层叠结构，其包括交替地层叠的多个层叠绝缘层和多个导电图案；单元插塞，其穿透层叠结构；以及绝缘结构，其覆盖层叠结构和单元插塞，其中，单元插塞包括突出到层叠结构的外部的突出部分，其中，绝缘结构包括覆盖突出部分的第一部分和覆盖层叠结构的顶表面的第二部分，并且其中，第一部分的宽度在第一部分的中央部分与第一部分的最上部分之间的第一高度处最大。
7.根据本公开的另一方面，可提供一种制造半导体装置的方法，该方法包括以下步骤：形成包括彼此交叠的单元牺牲层、选择牺牲层和层叠绝缘层的层叠结构；形成暴露选择牺牲层的第一开口；通过第一开口去除选择牺牲层；在通过去除选择牺牲层而形成的空白空间中形成填充牺牲层的第一部分；形成暴露填充牺牲层的第一部分和单元牺牲层的第二开口；以及去除填充牺牲层的第一部分和单元牺牲层。
8.根据本公开的另一方面，可提供一种制造半导体装置的方法，该方法包括以下步骤：形成包括彼此交叠的单元牺牲层、选择牺牲层和层叠绝缘层的层叠结构；形成穿透层叠结构的多个单元插塞，所述单元插塞突出到层叠结构的外部；形成绝缘结构，该绝缘结构包括覆盖单元插塞的多个第一部分和覆盖层叠结构的顶表面的第二部分；形成掩模层，该掩
模层包括暴露多个第一部分之间的空腔的第一开口；以及通过第一开口和空腔蚀刻层叠结构。
附图说明
9.现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达实施方式的示例的范围。
10.在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
11.图1a是根据本公开的实施方式的半导体装置的截面图。
12.图1b是图1a所示的区域a的放大图。
13.图1c是图1a所示的区域b的放大图。
14.图2、图3、图4、图5、图6、图7、图8、图9、图10、图11a、图12a、图13和图14是示出图1a至图1c所示的半导体装置的制造方法的截面图。
15.图11b是图11a所示的区域c的放大图。
16.图12b是图12a所示的区域d的放大图。
17.图15是示出根据本公开的实施方式的存储器系统的配置的框图。
18.图16是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
19.为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按各种形式实现，不能被解释为限于本文中所阐述的实施方式。
20.实施方式提供了一种半导体装置和半导体装置的制造方法，其可改进操作可靠性。
21.图1a是根据本公开的实施方式的半导体装置的截面图。图1b是图1a所示的区域a的放大图。图1c是图1a所示的区域b的放大图。
22.参照图1a，半导体装置可包括层叠结构sta。在实施方式中，层叠结构sta可设置在源极结构(未示出)上。源极结构可具有沿着由第一方向d1和第二方向d2限定的平面延伸的板的形状。第一方向d1和第二方向d2可彼此交叉。在示例中，第一方向d1和第二方向d2可彼此正交。源极结构可用作半导体装置的源极线。源极结构可包括导电材料。在示例中，源极结构可包括多晶硅。
23.在实施方式中，源极结构可设置在物理地支撑源极结构的基板上。基板可具有沿着由第一方向d1和第二方向d2限定的平面延伸的板的形状。在示例中，基板可以是半导体基板。
24.在实施方式中，包括晶体管和线的外围电路结构(未示出)可设置在源极结构与基板之间。
25.层叠结构sta可包括在第三方向d3上交替地层叠的导电图案cp和层叠绝缘层il。
第三方向d3可与第一方向d1和第二方向d2交叉。在示例中，第三方向d3可与第一方向d1和第二方向d2正交。
26.层叠绝缘层il可包括绝缘材料。各个导电图案cp可包括导电层。在示例中，导电层可包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。在实施方式中，各个导电图案cp还可包括覆盖导电层的表面的屏障层。屏障层可形成在导电层与层叠绝缘层il之间。在示例中，屏障层可包括钛、氮化钛、钽或氮化钽。
27.导电图案cp可包括用作选择线的选择导电图案scp和用作字线的单元导电图案ccp。设置在层叠结构sta的上部的导电图案cp可被定义为导电图案scp，设置在选择导电图案scp下方的导电图案cp可被定义为单元导电图案ccp。
28.可提供穿透层叠结构的单元插塞pl。各个单元插塞pl可包括沟道结构cs和存储器层ml。
29.沟道结构cs可穿透层叠结构sta。沟道结构可穿透层叠结构sta的层叠绝缘层il和导电图案cp。沟道结构cs可在第三方向d3上延伸。
30.各个沟道结构cs可包括填充层fi和围绕填充层fi的沟道层cl。填充层fi和沟道层cl可在第三方向d3上延伸。沟道层cl可覆盖填充层fi的顶表面。沟道结构cs的上部可向层叠结构sta的上方突出。沟道层cl的上部可向层叠结构sta的上方突出。填充层fi可包括绝缘材料。在示例中，填充层可包括氧化物。沟道层cl可包括半导体材料。在示例中，沟道层cl可包括多晶硅。沟道层cl可电连接到源极结构。
31.存储器层ml可围绕沟道结构cs。存储器层ml可穿透层叠结构sta。存储器层ml可穿透层叠结构sta的层叠绝缘层il和导电图案cp。存储器层ml可在第三方向d3上延伸。存储器层ml的上部可向层叠结构sta的上方突出。存储器层ml可包括围绕沟道层cl的隧道绝缘层tl、围绕隧道绝缘层tl的单元存储图案cdp和虚设存储图案ddp、围绕单元存储图案cdp的单元阻挡图案cbp以及分别围绕虚设存储图案ddp的虚设阻挡图案dbp。
32.单元存储图案cdp和虚设存储图案ddp可在第三方向d3上彼此间隔开。
33.隧道绝缘层tl可包括电荷可隧穿的材料。在示例中，隧道绝缘层tl可包括氧化物。在实施方式中，单元存储图案cdp和虚设存储图案ddp可包括可捕获电荷的材料。在实施方式中，单元存储图案cdp和虚设存储图案ddp可包括氮化物。在另一实施方式中，根据数据存储方法，单元存储图案cdp和虚设存储图案ddp可包括各种材料。在示例中，单元存储图案cdp和虚设存储图案ddp可包括硅、相变材料或纳米点。单元阻挡图案cbp和虚设阻挡图案dbp可包括能够阻挡电荷的移动的材料。在实施方式中，单元阻挡图案cbp和虚设阻挡图案dbp可包括氧化物。
34.隔离结构ds可设置在层叠结构sta中。隔离结构ds可设置在单元插塞pl之间。隔离结构ds可设置在层叠结构sta的上部中。隔离结构ds可在第二方向d2和第三方向d3上延伸。隔离结构ds可在第一方向d1上将选择导电图案scp彼此隔离。隔离结构ds可在第一方向d1上将设置在层叠结构sta的上部的层叠绝缘层il彼此隔离。隔离结构ds可包括绝缘材料。在示例中，隔离结构ds可包括氧化物。隔离结构ds可与选择导电图案scp接触。隔离结构ds可与单元导电图案ccp间隔开。
35.可提供覆盖层叠结构sta和单元插塞pl的绝缘结构is。绝缘结构is可包括绝缘材料。在示例中，绝缘结构is可包括氧化物或非晶碳层。
36.绝缘结构is可包括第一部分is1和第二部分is2。绝缘结构is的第一部分is1可以是覆盖单元插塞pl的部分。绝缘结构is的第二部分is2可以是覆盖层叠结构sta的顶表面的部分。
37.绝缘结构is的第二部分is2可将绝缘结构is的第一部分is1彼此连接。绝缘结构is的第二部分is2可覆盖层叠结构sta的最上层叠绝缘层il的顶表面。
38.可由绝缘结构is的第一部分is1的侧壁和绝缘结构is的第二部分is2的顶表面限定第一空腔ca1。第一空腔ca1可以是绝缘结构is的第一部分is1之间的空间。
39.可提供覆盖绝缘结构is和隔离结构ds的第一绝缘层110。第一绝缘层110可填充第一空腔ca1。第一绝缘层110可覆盖隔离结构ds的顶表面。第一绝缘层110可包括绝缘材料。在示例中，第一绝缘层110可包括氧化物。第一绝缘层110可与隔离结构ds连续地形成而没有任何边界。第一绝缘层110可与隔离结构ds一体地形成。
40.可提供狭缝结构sls，其穿透第一绝缘层110、绝缘结构is和层叠结构sta。狭缝结构sls可在第二方向d2和第三方向d3上延伸。层叠绝缘层il、选择导电图案scp和单元导电图案ccp可通过狭缝结构sls在第一方向d1上彼此隔离。
41.在实施方式中，狭缝结构sls可包括间隔物sp和源极触点sc。间隔物sp可设置在源极触点sc的两侧。间隔物sp和源极触点sc可在第二方向d2和第三方向d3上延伸。间隔物sp可在第一方向d1上彼此间隔开，源极触点sc插置在它们之间。源极触点sc可通过间隔物sp与导电图案cp电隔离。源极触点sc可电连接到源极结构。在另一实施方式中，狭缝结构sls可包括代替源极触点cs的绝缘体。
42.间隔物sp可包括绝缘材料。在示例中，间隔物sp可包括氧化物。源极触点sc可包括导电材料。在示例中，源极触点sc可包括多晶硅和钨中的至少一种。
43.可提供位线触点(未示出)，其穿透绝缘结构is的第一部分is1并且连接到沟道层cl。位线触点可在第三方向d3上延伸。位线触点可包括导电材料。在示例中，位线触点可包括铜、铝或钨。沟道层cl可通过位线触点电连接到位线。
44.参照图1b，选择导电图案scp可包括第一选择导电图案scp1、设置在比第一选择导电图案scp1的高度低的高度处的第二选择导电图案scp2以及设置在比第二选择导电图案scp2的高度低的高度处的第三选择导电图案scp3。第二选择导电图案scp2可设置在第一选择导电图案scp1和第三选择导电图案scp3之间。单元导电图案ccp可设置在比第一至第三选择导电图案scp1、scp2和scp3全部更低的高度处。
45.虚设存储图案ddp可包括第一虚设存储图案ddp1、设置在比第一虚设存储图案ddp1的高度低的高度处的第二虚设存储图案ddp2以及设置在比第二虚设存储图案ddp2的高度低的高度处的第三虚设存储图案ddp3。第二虚设存储图案ddp2可设置在第一虚设存储图案ddp1和第三虚设存储图案ddp3之间。单元存储图案cdp可设置在比第一至第三虚设存储图案ddp1、ddp2和ddp3全部更低的高度处。
46.虚设阻挡图案dbp可包括第一虚设阻挡图案dbp1、设置在比第一虚设阻挡图案dbp1的高度低的高度处的第二虚设阻挡图案dbp2以及设置在比第二虚设阻挡图案dbp2的高度低的高度处的第三虚设阻挡图案dbp3。第二虚设阻挡图案dbp2可设置在第一虚设阻挡图案dbp1和第三虚设阻挡图案dbp3之间。单元阻挡图案cbp可设置在比第一至第三阻挡图案dbp1、dbp2和dbp3全部更低的高度处。
47.第一选择导电图案scp1可设置在第一虚设存储图案ddp1和第二虚设存储图案ddp2之间。第二选择导电图案scp2可设置在第二虚设存储图案ddp2和第三虚设存储图案ddp3之间。第三选择导电图案scp3可设置在第三虚设存储图案ddp3和单元存储图案cdp之间。
48.第一选择导电图案scp1可设置在第一虚设阻挡图案dbp和第二虚设阻挡图案dbp2之间。第二选择导电图案scp2可设置在第二虚设阻挡图案dbp2和第三虚设阻挡图案dbp3之间。第三选择导电图案scp3可设置在第三虚设阻挡图案dbp3和单元阻挡图案cbp之间。
49.第一至第三选择导电图案scp1、scp2和scp3中的每一个可包括插置部分in。第一至第三选择导电图案scp1、scp2和scp3的插置部分in可与单元存储图案cdp和第一至第三虚设存储图案ddp1、ddp2和ddp3交叠。第一至第三选择导电图案scp1、scp2和scp3的插置部分in可与单元阻挡图案cbp和第一至第三虚设阻挡图案dbp1、dbp2和dbp3交叠。
50.第一选择导电图案scp1的插置部分in可插置在第一虚设存储图案ddp1和第二虚设存储图案ddp2之间以及第一虚设阻挡图案dbp1和第二虚设阻挡图案dbp2之间。第二选择导电图案scp2的插置部分in可插置在第二虚设存储图案ddp2和第三虚设存储图案ddp3之间以及第二虚设阻挡图案dbp2和第三虚设阻挡图案dbp3之间。第三选择导电图案scp3的插置部分in可插置在第三虚设存储图案ddp3和单元存储图案cdp之间以及第三虚设阻挡图案dbp3和单元阻挡图案cbp之间。
51.第一选择导电图案scp1的插置部分in可与隧道绝缘层tl的在第一虚设存储图案ddp1和第二虚设存储图案ddp2之间暴露的第一暴露侧壁tl_s1接触。第二选择导电图案scp2的插置部分in可与隧道绝缘层tl的在第二虚设存储图案ddp2和第三虚设存储图案ddp3之间暴露的第二暴露侧壁tl_s2接触。第三选择导电图案scp3的插置部分in可与隧道绝缘层tl的在第三虚设存储图案ddp3和单元存储图案cdp之间暴露的第三暴露侧壁tl_s3接触。单元导电图案ccp可与隧道绝缘层tl间隔开。
52.第一选择导电图案scp1的插置部分in可与第一虚设存储图案ddp1的底表面ddp1_b、第一虚设阻挡图案dbp1的底表面dbp_b、第二虚设存储图案ddp2的顶表面ddp2_t和第二虚设阻挡图案dbp2的顶表面dbp2_t接触。第二选择导电图案scp2的插置部分in可与第二虚设存储图案ddp2的底表面、第二虚设阻挡图案dbp2的底表面、第三虚设存储图案ddp3的顶表面和第三虚设阻挡图案dbp3的顶表面接触。第三选择导电图案scp3的插置部分in可与第三虚设存储图案ddp3的底表面、第三虚设阻挡图案dbp3的底表面、单元存储图案cdp的顶表面和单元阻挡图案cbp的顶表面接触。
53.隔离结构ds可在第一方向d1上将设置在相同高度处的第一选择导电图案scp1彼此隔离。隔离结构ds可在第一方向d1上将设置在相同高度处的第二选择导电图案scp2彼此隔离。隔离结构ds可在第一方向d1上将设置在相同高度处的第三选择导电图案scp3彼此隔离。隔离结构ds的最下部分ds_b可设置在单元导电图案ccp和第三选择导电图案scp3之间。
54.可由隔离结构ds限定凹陷rs。当隔离结构ds的侧壁ds_s下陷时，可形成凹陷rs。因此，凹陷rs然后由隔离结构ds的侧壁ds_s限定，由此隔离结构ds下陷。第一至第三选择导电图案scp1、scp2和scp3中的每一个可包括插入到凹陷rs中的插入部分se。第一至第三选择导电图案scp1、scp2和scp3中的每一个的插入部分se的顶表面se_t和底表面se_b可与隔离结构ds接触。第一至第三选择导电图案scp1、scp2和scp3的插入部分se可与隔离结构ds交
叠。
55.参照图1c，单元插塞pl的突出到层叠结构sta的外部的部分可被定义为突出部分pt。绝缘结构is的第一部分is1可覆盖单元插塞pl的突出部分pt。绝缘结构is的第一部分is1可覆盖单元插塞pl的突出部分pt的顶表面pt_t和侧壁pt_s。
56.绝缘结构is的第一部分is1可与单元插塞pl交叠。绝缘结构is的第一部分is1的最上部分is1_um的高度可高于突出部分pt的顶表面pt_t的高度。绝缘结构is的第一部分is1在第一方向d1上的宽度可被定义为第一宽度w1。第一宽度w1可在第一高度lv1处变为最大。第一高度lv1可以是介于绝缘结构is的第一部分is1的最上部分is1_um的高度与绝缘结构is的第一部分is1的中央部分的高度之间的高度。绝缘结构is的第一部分is1的中央部分的高度可被定义为第二高度lv2。第二高度lv2与绝缘结构is的第一部分is1的最上部分is1_um的高度之间的距离可等于第二高度lv2与层叠结构sta的顶表面sta_t的高度之间的距离。第二高度lv2可高于突出部分pt的顶表面pt_t的高度。
57.第一宽度w1可随着从第一高度lv1接近层叠结构sta的顶表面sta_t而变小。第一宽度w1可随着从第一高度lv1接近绝缘结构is的第一部分is1的最上部分is_um而变小。
58.绝缘结构is的第二部分is2可覆盖层叠结构sta的顶表面sta_t。绝缘结构is的第二部分is2的顶表面is2_t的高度可低于突出部分pt的顶表面pt_t的高度。
59.限定在绝缘结构is的第一部分is1之间的第一空腔ca1在第一方向d1上的宽度可随着从第一高度lv1接近绝缘结构is的第二部分is2的顶表面is2_t而变小。
60.在根据本公开的实施方式的半导体装置中，由于第一至第三选择导电图案scp1、scp2和scp3与隧道绝缘层tl接触，所以仅隧道绝缘层tl设置在第一至第三选择导电图案scp1、scp2和scp3与沟道层cl之间，以使得选择晶体管的截止特性可改进。
61.在根据本公开的实施方式的半导体装置中，在第一至第三选择导电图案scp1、scp2和scp3与隧道绝缘层tl之间不设置任何存储图案。因此，在半导体装置的测试工艺中对连接到第一至第三选择导电图案scp1、scp2和scp3的存储图案的编程操作可被省略，因此半导体装置的测试工艺可简化。
62.图2、图3、图4、图5、图6、图7、图8、图9、图10、图11a、图12a、图13和图14是示出图1a至图1c所示的半导体装置的制造方法的截面图。图11b是图11a所示的区域c的放大图。图12b是图12a所示的区域d的放大图。
63.为了描述方便，与参照图1a至图1c描述的组件相同的组件由相似的标号指代，并且将省略重复的描述。
64.下面描述的制造方法仅是图1a至图1c所示的半导体装置的制造方法的一个实施方式，图1a至图1c所示的半导体装置的制造方法可不限于下面所述。
65.参照图2，可形成层叠结构sta。在实施方式中，层叠结构sta可形成在源极结构(未示出)上。层叠结构sta可包括层叠绝缘层il、单元牺牲层cfl和选择牺牲层sfl。层叠绝缘层il和单元牺牲层cfl可在第三方向d3上交替地层叠。层叠绝缘层il和选择牺牲层sfl可在第三方向d3上交替地层叠。层叠绝缘层il、单元牺牲层cfl和选择牺牲层sfl可彼此交叠。选择牺牲层sfl可设置在比单元牺牲层cfl的高度高的高度处。
66.层叠绝缘层il可包括绝缘材料。在示例中，层叠绝缘层il可包括氧化物。单元牺牲层cfl可包括与层叠绝缘层il的材料不同的材料。在示例中，单元牺牲层cfl可包括氮化物。
选择牺牲层sfl可包括相对于层叠绝缘层il和单元牺牲层cfl具有蚀刻选择性的材料。在示例中，选择牺牲层sfl可包括多晶硅。
67.可在层叠结构sta上形成第一掩模层ma1。在示例中，第一掩模层ma1可包括氮化物。第一掩模层ma1的厚度可大于层叠结构sta的最上层叠绝缘层il的厚度。
68.参照图3，可形成穿透第一掩模层ma1和层叠结构sta的第一孔ho1。形成第一孔ho1可包括：在第一掩模层ma1上形成包括第一开口的光致抗蚀剂层(未示出)；以及使用光致抗蚀剂层作为蚀刻屏障来蚀刻第一掩模层ma1和层叠结构sta。第一孔ho1可穿透层叠绝缘层il、单元牺牲层cf和选择牺牲层sfl。在形成第一孔ho1之后，可去除剩余光致抗蚀剂层。
69.参照图4，可依次形成初步阻挡层pbkl、初步存储层pdl、初步隧道绝缘层ptl、初步沟道层pcl和填充层fi。初步阻挡层pbkl可覆盖第一孔ho1的侧壁，并且覆盖第一掩模层ma1的顶表面。初步存储层pdl可覆盖初步阻挡层pbkl。初步隧道绝缘层ptl可覆盖初步存储层pdl。初步沟道层pcl可覆盖初步隧道绝缘层ptl。填充层fi可形成在初步沟道层pcl中。
70.初步阻挡层pbkl可包括能够阻挡电荷的移动的材料。在实施方式中，初步存储层pdl可包括可捕获电荷的材料。初步隧道绝缘层ptl可包括电荷可隧穿的材料。
71.形成填充层fi可包括：形成覆盖初步沟道层pcl的填充材料层；以及去除填充材料层的上部。填充层fi的顶表面的高度可低于层叠结构sta的顶表面的高度。
72.参照图5，可形成阻挡层bkl、存储层dl、隧道绝缘层tl和沟道层cl。形成阻挡层bkl、存储层dl、隧道绝缘层tl和沟道层cl可包括：形成覆盖初步沟道层pcl和填充层fi的封盖沟道层；以及去除初步阻挡层pbkl的上部、初步存储层pdl的上部、初步隧道绝缘层ptl的上部、初步沟道层pcl的上部和封盖沟道层的上部。上部被去除的初步阻挡层pbkl可被定义为阻挡层bkl。部分被去除的初步存储层pdl可被定义为存储层dl。上部被去除的初步隧道绝缘层ptl可被定义为隧道绝缘层tl。上部被去除的初步沟道层pcl和上部被去除的封盖沟道层可被定义为沟道层cl。可定义存储器层ml，其包括阻挡层bkl、存储层dl和隧道绝缘层tl。
73.在示例中，可通过化学机械抛光(cmp)去除初步阻挡层pbkl的上部、初步存储层pdl的上部、初步隧道绝缘层ptl的上部、初步沟道层pcl的上部和封盖沟道层的上部。第一掩模层ma1的上部可与初步阻挡层pbkl的上部、初步存储层pdl的上部、初步隧道绝缘层ptl的上部、初步沟道层pcl的上部和封盖沟道层的上部一起被去除。
74.参照图6，可去除第一掩模层ma1。在示例中，可通过湿法蚀刻工艺去除第一掩模层ma1。当第一掩模层ma1被去除时，层叠结构sta的顶表面可暴露。当第一掩模层ma1被去除时，沟道层cl的顶表面、隧道绝缘层tl的顶表面、存储层dl的顶表面、阻挡层bkl的顶表面和阻挡层bkl的外壁的一部分可暴露。
75.可形成绝缘结构is，其覆盖层叠结构sta的顶表面、沟道层cl的顶表面、隧道绝缘层tl的顶表面、存储层dl的顶表面、阻挡层bkl的顶表面和阻挡层bkl的外壁的一部分。绝缘结构is的第一部分is1可覆盖沟道层cl的顶表面、隧道绝缘层tl的顶表面、存储层dl的顶表面、阻挡层bkl的顶表面和阻挡层bkl的外壁的一部分。绝缘结构is的第二部分is2可将绝缘结构is的第一部分is1彼此连接。绝缘结构is的第二部分is2可覆盖层叠结构sta的顶表面。
76.可通过沉积第一沉积材料来形成绝缘结构is。第一沉积材料可具有相对差的台阶覆盖率。由于第一沉积材料具有相对差的台阶覆盖率，所以绝缘结构is的第一部分is1可形
成为比绝缘结构is的第二部分is2更厚。由于第一沉积材料具有相对差的台阶覆盖率，所以绝缘结构is的第一部分is1的宽度可形成为不恒定。绝缘结构is的第一部分is1在第一方向d1上的宽度可在绝缘结构is的第一部分is1的中央部分和绝缘结构is的第一部分is1的最上部分处变为最大。
77.可由绝缘结构is的第一部分is1的侧壁和绝缘结构is的第二部分is2的顶表面限定第一空腔ca1。第一空腔ca1可以是绝缘结构is的第一部分is1之间的空间。
78.参照图7，可在绝缘结构is上形成第二掩模层ma2。第二掩模层ma2可包括第二开口op2。第二开口op2可在第二方向d2上延伸。形成第二掩模层ma2可包括：形成覆盖绝缘结构is的第二掩模层ma2；以及通过去除第二掩模层ma2的一部分来形成第二开口op2。在示例中，第二掩模层ma2可以是光致抗蚀剂层。
79.一些第一空腔ca1可通过第二掩模层ma2的第二开口op2暴露。多个第一空腔ca1可通过第二开口op2暴露。多个第一空腔ca1可连接到第二开口op2。绝缘结构is的第一部分is1的一部分可通过第二掩模层ma2的第二开口op2暴露。绝缘结构is的第一部分is1的通过第二掩模层ma2的第二开口op2暴露的部分可被定义为第一暴露部分ep1。绝缘结构is的第二部分is2的一部分可通过第二掩模层ma2的第二开口op2暴露。绝缘结构is的第二部分is2的通过第二掩模层ma2的第二开口op2暴露的部分可被定义为第二暴露部分ep2。
80.参照图8，可通过使用第二掩模层ma2作为蚀刻屏障来蚀刻绝缘结构is和层叠结构sta。通过第二掩模层ma2的第二开口op2暴露的第二暴露部分ep2和第一空腔ca1可被蚀刻，并且当第二暴露部分ep2被蚀刻时暴露的层叠结构可被蚀刻。在蚀刻第二暴露部分ep2和层叠结构sta的工艺中，第一暴露部分ep1可用作蚀刻屏障。
81.当绝缘结构is被蚀刻时，可去除绝缘结构is的第一部分is1的第一暴露部分ep1，并且可去除绝缘结构is的第二部分is2的第二暴露部分ep2。可由蚀刻的绝缘结构is的第一部分is1的侧壁限定第三开口op3。蚀刻的绝缘结构is的第一部分is1的侧壁之间的空间可被定义为第三开口op3。第三开口op3可在第二方向d2上延伸。
82.可蚀刻层叠结构sta的层叠绝缘层il和选择牺牲层sfl。当层叠结构sta的层叠绝缘层il和选择牺牲层sfl被蚀刻时，可限定第四开口op4。第四开口op4可由蚀刻的层叠绝缘层il和蚀刻的选择牺牲层sfl的侧壁限定。蚀刻的层叠绝缘层il与蚀刻的选择牺牲层sfl之间的空间可被定义为第四开口op4。第四开口op4可在第二方向d2上延伸。
83.根据绝缘结构is的第一部分is1的结构，在形成第四开口op4的工艺中，绝缘结构is的第一部分is1的第一暴露部分ep1可用作蚀刻屏障。因此，即使当第二掩模层ma2的第二开口op2相对大时，第四开口op4也可形成为相对窄。
84.第四开口op4可设置在第三开口op3下方。第四开口op4的最下部分可设置在层叠绝缘层il中。第二至第四开口op2、op3和op4可彼此交叠。
85.选择牺牲层sfl可包括设置在最高高度处的第一选择牺牲层sfl1、设置在最低高度处的第二选择牺牲层sfl2以及设置在第一选择牺牲层sfl1和第二选择牺牲层sfl2之间的第三选择牺牲层sfl3。
86.当形成第四开口op4时，一个第一选择牺牲层sfl1可被隔离成两个第一选择牺牲层sfl1，一个第二选择牺牲层sfl2可被隔离成两个第二选择牺牲层sfl2，并且一个第三选择牺牲层sfl3可被隔离成两个第三选择牺牲层sfl3。
87.参照图9，可去除第二掩模层ma2。随后，可形成隔离结构ds和第一绝缘层110。隔离结构ds可填充第四开口op4。第一绝缘层110可填充第三开口op3，并且覆盖绝缘结构is。
88.隔离结构ds和第一绝缘层110可同时形成。可通过经由单个工艺沉积第二沉积材料来形成隔离结构ds和第一绝缘层110。在示例中，第二沉积材料可以是氧化物。隔离结构ds和第一绝缘层110可连续地形成而没有任何边界。
89.参照图10，可在第一绝缘层110上形成第三掩模层ma3。第三掩模层ma3可包括第五开口op5。第五开口op5可在第二方向d2上延伸。形成第三掩模层ma3可包括：形成覆盖第一绝缘层110的第三掩模层ma3；以及通过去除第三掩模层ma3的一部分来形成第五开口op5。在示例中，第三掩模层ma3可以是光致抗蚀剂层。
90.可通过使用第三掩模层ma3作为蚀刻屏障来蚀刻第一绝缘层110、绝缘结构is和层叠结构sta。当第一绝缘层110、绝缘结构is和层叠结构sta被蚀刻时，可形成第六开口op6。第六开口op6可在第二方向d2和第三方向d3上延伸。第五开口op5和第六开口op6可彼此交叠。
91.在实施方式中，通过第六开口op6，一个第一选择牺牲层sfl1可被隔离成两个第一选择牺牲层sfl1，并且一个第三选择牺牲层sfl3可被隔离成两个第三选择牺牲层sfl3。第二选择牺牲层sfl2可不被第六开口op6隔离。
92.选择牺牲层sfl可通过第六开口op6暴露。在实施方式中，通过第六开口op6隔离的第一选择牺牲层sfl1的侧壁可暴露，通过第六开口op6隔离的第三选择牺牲层sfl3的侧壁可暴露，并且第二选择牺牲层sfl2的顶表面可暴露。
93.参照图11a和图11b，可去除第三掩模层ma3。可去除通过第六开口op6暴露的选择牺牲层sfl。可通过使用能够选择性地蚀刻选择牺牲层sfl的第一蚀刻材料来选择性地去除选择牺牲层sfl。在示例中，第一蚀刻材料可以是能够选择性地蚀刻多晶硅的材料。当选择牺牲层sfl被去除时，阻挡层bkl的侧壁可暴露。当选择牺牲层sfl被去除时，隔离结构ds的侧壁可暴露。
94.可蚀刻阻挡层bkl的暴露侧壁。可通过使用能够选择性地蚀刻阻挡层bkl的第二蚀刻材料来蚀刻阻挡层bkl的侧壁。在示例中，第二蚀刻材料可以是能够选择性地蚀刻氧化物的材料。当阻挡层bkl被蚀刻时，阻挡层bkl可被隔离成单元阻挡图案cbp和第一至第三虚设阻挡图案dbp1、dbp2和dbp3。当阻挡层bkl被蚀刻时，存储层dl的侧壁可暴露。
95.在阻挡层bkl的侧壁被蚀刻的同时，隔离结构ds的侧壁可被蚀刻。可通过第二蚀刻材料蚀刻隔离结构ds的侧壁。当隔离结构ds被蚀刻时，可在隔离结构ds中限定凹陷rs。
96.在阻挡层bkl被蚀刻之后，存储层dl的暴露侧壁可被蚀刻。可通过使用能够选择性地蚀刻存储层dl的第三蚀刻材料来蚀刻存储层dl的侧壁。在示例中，第三蚀刻材料可以是能够选择性地蚀刻氮化物的材料。当存储层dl被蚀刻时，存储层dl可被隔离成单元存储图案cdp和第一至第三虚设存储图案ddp1、ddp2和ddp3。当存储层dl被蚀刻时，隧道绝缘层tl的侧壁可暴露。
97.通过蚀刻选择牺牲层sfl、阻挡层bkl和存储层dl而形成的空白空间可被定义为第二空腔ca2。第二空腔ca2可连接到第六开口op6。第二空腔ca2可连接到凹陷rs。
98.参照图12a和图12b，可在凹陷rs、第二空腔ca2和第六开口op6中形成填充牺牲层ffl。填充牺牲层ffl可填充凹陷rs、第二空腔ca2和第六开口op6。填充牺牲层ffl可覆盖第
一绝缘层110。填充牺牲层ffl可包括与单元牺牲层cfl相同的材料。在示例中，填充牺牲层ffl可包括氮化物。
99.填充牺牲层ffl可包括第一部分ffl1、第二部分ffl2和第三部分ffl3。填充牺牲层ffl的第一部分ffl1可填充第二空腔ca2。填充牺牲层ffl的第一部分ffl1可填充凹陷rs。填充牺牲层ffl的第二部分ffl2可填充第六开口op6。填充牺牲层ffl的第三部分ffl3可覆盖第一绝缘层110。填充牺牲层ffl的第一部分ffl1可连接到填充牺牲层ffl的第二部分ffl2，并且填充牺牲层ffl的第二部分ffl2可连接到填充牺牲层ffl的第三部分ffl3。
100.填充牺牲层ffl的设置在单元存储图案cdp和第三虚设存储图案ddp3之间的第一部分ffl1可与单元存储图案cdp的顶表面、单元阻挡图案cbp的顶表面、第三虚设存储图案ddp3的底表面和第三虚设阻挡图案dbp3的底表面接触。填充牺牲层ffl的设置在第三虚设存储图案ddp3和第二虚设存储图案ddp2之间的第一部分ffl1可与第三虚设存储图案dd3的顶表面、第三虚设阻挡图案dbp3的顶表面、第二虚设存储图案ddp2的底表面和第二虚设阻挡图案dbp2的底表面接触。填充牺牲层ffl的设置在第二虚设存储图案ddp2和第一虚设存储图案ddp1之间的第一部分ffl1可与第二虚设存储图案ddp2的顶表面、第二虚设阻挡图案dbp2的顶表面、第一虚设存储图案ddp1的底表面和第一虚设阻挡图案dbp1的底表面接触。填充牺牲层ffl的第一部分ffl1的一部分可插入到凹陷rs中。
101.参照图13，可在填充牺牲层ffl上形成第四掩模层ma4。第四掩模层ma4可形成在填充牺牲层ffl的第三部分ffl3上。第四掩模层ma4可包括第七开口op7。形成第四掩模层ma4可包括：形成覆盖填充牺牲层ffl的第四掩模层ma4；以及通过去除第四掩模层ma4的一部分来形成第七开口op7。在示例中，第四掩模层ma4可以是光致抗蚀剂层。
102.第七开口op7可与第六开口op6交叠。第七开口op7可与填充牺牲层ffl的第二部分ffl2交叠。第七开口op7可在第二方向d2上延伸。
103.可通过使用第四掩模层ma4作为蚀刻屏障来蚀刻填充牺牲层ffl和层叠结构sta。当填充牺牲层ffl和层叠结构sta被蚀刻时形成的空间可被定义为第八开口op8。
104.当填充牺牲层ffl被蚀刻时，可去除填充牺牲层ffl的第二部分ffl2。当填充牺牲层ffl的第二部分ffl2被去除时，填充牺牲层ffl的第一部分ffl1和第三部分ffl3可彼此隔离。当填充牺牲层ffl的第二部分ffl2被去除时，层叠绝缘层il和填充牺牲层ffl的第一部分ffl1可通过第八开口op8暴露。第八开口op8可由暴露的层叠绝缘层il和填充牺牲层ffl的暴露的第一部分ffl1的侧壁限定。
105.可蚀刻层叠结构sta的层叠绝缘层il和单元牺牲层cfl。可由蚀刻的层叠绝缘层il和蚀刻的单元牺牲层cfl的侧壁限定第八开口op8。蚀刻的层叠绝缘层il和蚀刻的单元牺牲层cfl可通过第八开口op8暴露。当形成第八开口op8时，一个单元牺牲层cfl可被隔离成多个单元牺牲层cfl。
106.第八开口op8可在第二方向d2和第三方向d3上延伸。第八开口op8可与第七开口op7交叠。第八开口op8可穿透层叠结构sta。
107.参照图14，可去除第四掩模层ma4。可去除填充牺牲层ffl的第一部分ffl1和第三部分ffl3以及单元牺牲层cfl。可通过使用能够选择性地蚀刻填充牺牲层ffl的第一部分ffl1和第三部分ffl3以及单元牺牲层cfl的第四蚀刻材料来选择性地蚀刻填充牺牲层ffl的第一部分ffl1和第三部分ffl3以及单元牺牲层cfl。在示例中，第四蚀刻材料可选择性地
蚀刻氮化物。
108.当填充牺牲层ffl的第一部分ffl1被去除时，隧道绝缘层tl的侧壁可暴露。
109.可在填充牺牲层ffl的第一部分ffl1被去除的空白空间中形成选择导电图案scp。可在单元牺牲层cfl被去除的空白空间中形成单元导电图案ccp。选择导电图案scp可与隧道绝缘层tl的暴露的侧壁接触。
110.随后，可在第八开口op8中形成狭缝结构sls(参见图1a)，并且可形成连接到沟道层cl的位线触点。
111.在根据本公开的实施方式的半导体装置的制造方法中，沟道结构cs和存储器层ml形成为向层叠结构sta的上方突出，从而绝缘结构is可形成为包括第一部分is1和第二部分is2。根据绝缘结构is的第一部分is1的结构，绝缘结构is的第一部分is1用作蚀刻屏障，从而层叠结构sta可被自对准蚀刻。因此，即使当第二掩模层ma2的第二开口op2相对大时，第四开口op4也可形成为相对窄。由于第四开口op4形成为相对窄，所以可防止在形成隔离结构ds的工艺中存储器层ml和沟道结构cs的损坏。另外，由于第四开口op4形成为相对窄，所以可确保隔离结构ds和存储器层ml之间要形成选择导电图案scp的足够空间。另外，由于第四开口op4形成为相对窄，所以可形成隔离结构ds而无需形成任何虚设沟道结构和任何虚设存储器层。
112.图15是示出根据本公开的实施方式的存储器系统的配置的框图。
113.参照图15，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
114.存储器装置1120可包括上述半导体装置。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
115.存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错码(ecc)电路1114和存储器接口1115。sram 1111用作cpu 1112的操作存储器，cpu 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ecc电路1114检测并纠正包括在从存储器装置1120读取的数据中的错误，存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据等的rom。
116.如上所述配置的存储器系统1100可以是存储卡或固态盘(ssd)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是ssd时，存储控制器1100可通过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata(sata)协议、并行ata(pata)协议、小型计算机小型接口(scsi)协议、增强小型磁盘接口(esdi)协议和集成驱动电子设备(ide)协议的各种接口协议中的一种来与外部(例如，主机)通信。
117.图16是示出根据本公开的实施方式的计算系统的配置的框图。
118.参照图16，根据本公开的实施方式的计算系统1200可包括cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210，它们电连接到系统总线1260。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器、移动dram等。
119.存储器系统1210可利用与参照图15描述的那些相似的存储器装置1212和存储控制器1211来配置。
120.在根据本公开的半导体装置中，选择导电图案与隧道绝缘层接触，以使得选择晶体管的截止特性可改进。
121.在半导体装置的制造方法中，通过使用绝缘结构来蚀刻层叠结构，从而可防止在形成隔离结构的工艺中存储器层和沟道结构的损坏。
122.已在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但这些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
123.只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有字典中定义的定义的术语应被理解为使得其具有与相关技术的上下文一致的含义。只要在本技术中没有清楚地定义，术语不应以理想或过于正式的方式理解。
124.相关申请的交叉引用
125.本技术要求2020年7月27日提交于韩国知识产权局的韩国专利申请号10-2020-0093249的优先权，其完整公开通过引用并入本文。