半导体存储器件的制作方法

半导体存储器件
1.相关申请的交叉引用
2.本技术要求于2020年7月24日在韩国知识产权局递交的韩国专利申请no.10-2020-0092598的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本发明构思的一些实施例涉及半导体存储器件。


背景技术：

4.为了符合/满足消费者需要/希望的极好的/高的性能和低的价格，半导体存储器件的集成度增加。在二维或平面半导体存储器件的情况下，集成度由单位存储单元占据的面积确定。因此，最近已经开发了一种竖直设置单位存储单元的三维半导体存储器件。
5.此外，为了提高半导体元件的集成度，半导体存储器件中竖直地堆叠的字线的层的数量增加。因此，进行了针对堆叠了多个堆叠结构的多堆叠结构的研究。


技术实现要素：

6.本发明构思的一些示例实施例提供了具有改进的产品可靠性的半导体存储器件和/或制造其的方法。
7.根据本发明构思的一些示例实施例，一种半导体存储器件，包括：衬底上的第一堆叠结构，所述第一堆叠结构包括在第一方向上堆叠的第一栅电极；所述第一堆叠结构上的第一支撑层，所述第一支撑层由第一切割图案隔开；所述第一支撑层上的第二堆叠结构，所述第二堆叠结构包括在所述第一方向上堆叠的第二栅电极；块切割结构，在与所述第一方向交叉的第二方向上延伸并且切割所述第二堆叠结构或所述第一堆叠结构中的至少一个；第二支撑层，在所述第二堆叠结构上并且由第二切割图案隔开；以及，沟道结构，包括穿透所述第一堆叠结构的下沟道结构、以及穿透所述第一支撑层和所述第二堆叠结构的上沟道结构。所述沟道结构在与所述第二方向交叉的第三方向上的上表面的宽度大于所述沟道结构在所述第三方向上的下表面的宽度，所述下沟道结构在所述第二方向上的最上表面的宽度大于所述上沟道结构在所述第二方向上的最下表面的宽度。所述第一堆叠结构包括由所述块切割结构至少部分地隔开的第一堆叠和第二堆叠。所述第二堆叠结构包括所述第一堆叠上的第三堆叠、以及所述第二堆叠上的第四堆叠，所述第三堆叠和所述第四堆叠由所述块切割结构分开。所述第一支撑层在所述第一堆叠和所述第二堆叠上。所述第二支撑层在所述第三堆叠和所述第四堆叠上。所述第一支撑层的所述第一切割图案包括所述块切割结构上的第一连接，所述第一连接将所述第一堆叠与所述第二堆叠上的所述第一支撑层相连接。所述第二支撑层的所述第二切割图案包括所述块切割结构上的第二连接，所述第二连接将所述第三堆叠与所述第四堆叠上的所述第二支撑层相连接。
8.根据本发明构思的一些示例实施例，一种半导体存储器件，包括：衬底上的第一堆叠结构，所述第一堆叠结构包括在第一方向上堆叠的第一栅电极；所述第一堆叠结构上的
第一支撑层；所述第一堆叠结构上的第二堆叠结构，所述第二堆叠结构包括在所述第一方向上堆叠的第二栅电极；多个第一子切割结构，切割所述第一堆叠结构和所述第二堆叠结构并且在与所述第一方向交叉的第二方向上布置；第二子切割结构，在所述多个第一子切割结构内的并且在所述第二方向上彼此间隔开的第一子切割结构之间，所述第二子切割结构切割所述第二堆叠结构；沟道结构，所述沟道结构包括穿透所述第一堆叠结构的下沟道结构、以及穿透所述第一支撑层和所述第二堆叠结构的上沟道结构，其中，所述沟道结构的侧壁具有阶梯；以及，所述第二堆叠结构上的第二支撑层。所述第一支撑层包括所述多个第一子切割结构穿透的第一切割图案。所述第二支撑层包括显露所述多个第一子切割结构的上表面的至少一部分和显露所述第二子切割结构的第二切割图案。所述第一切割图案的面积不同于所述第二切割图案的面积。
9.根据本发明构思的一些示例实施例，一种半导体存储器件，包括：衬底上的公共源极板；所述公共源极板上的第一堆叠结构，所述第一堆叠结构包括在第一方向上堆叠的第一栅电极；第一支撑层，在所述第一堆叠结构上并且在与所述第一方向交叉的第二方向上分开，所述第一支撑层由第一切割图案分开；所述第一堆叠结构上的第二堆叠结构，所述第二堆叠结构包括在所述第一方向上堆叠的第二栅电极；多个第一子切割结构，切割所述第一堆叠结构和所述第二堆叠结构并且在所述第二方向上布置；第二子切割结构，所述第二子切割结构在所述多个第一子切割结构内的在所述第二方向上彼此间隔开的第一子切割结构之间，所述第二子切割结构切割所述第二堆叠结构；沟道结构，包括(a)穿透所述第一堆叠结构的下沟道结构，以及(b)穿透所述第一支撑层和所述第二堆叠结构的上沟道结构，所述沟道结构的侧壁具有阶梯；第二支撑层，在所述第二堆叠结构上并且在所述第二方向上由第二切割图案分开；以及，所述第二支撑层上的位线，所述位线在所述第一方向上延伸，所述位线连接到所述沟道结构。所述第一堆叠结构包括由所述多个第一子切割结构彼此分开的第一堆叠和第二堆叠、以及所述第二子切割结构下方的第一连接堆叠，所述第一堆叠结构连接所述第一堆叠和所述第二堆叠。所述第二堆叠结构包括由所述多个第一子切割结构和所述第二子切割结构彼此分开并且设置在所述第一堆叠上的第三堆叠、以及所述第二堆叠上的第四堆叠。所述第一切割图案包括多个第一连接，所述多个第一连接与所述多个第一子切割结构和所述第二子切割结构在所述第一方向上重叠，在所述第二方向上所述第一切割图案在所述第一连接堆叠上。所述第二切割图案包括多个第二连接，所述多个第二连接与所述多个第一子切割结构和所述第二子切割结构在所述第一方向上重叠，所述第二切割图案在所述第二方向上布置。所述多个第一连接的数量大于所述多个第二连接的数量。
10.然而，本发明构思的方面不限于本文所阐述的方面。通过参考以下给出的本发明构思的详细描述，本发明构思的上述和其他方面对于本发明构思所属领域的普通技术人员将变得更加清楚。
附图说明
11.通过参考附图详细描述本发明构思的一些示例实施例，本发明构思的上述和其他方面及特征将变得更加清楚，在附图中：
12.图1是用于说明根据一些示例实施例的半导体存储器件的示例电路图；
13.图2是用于说明根据一些示例实施例的半导体存储器件的部分分解的示意性透视图；
14.图3a是图2的第一支撑层的布局图；
15.图3b是图2的第二支撑层的布局图；
16.图4是沿图3a的线a-a’截取的截面图；
17.图5是图4的r1的放大图；
18.图6是图4的r2的放大图；
19.图7是沿图3a的线b-b’截取的截面图；
20.图8是沿图3a的线c-c’截取的截面图；
21.图9是用于说明根据一些示例实施例的半导体存储器件的截面图；
22.图10是用于说明根据一些示例实施例的半导体存储器件的部分分解的示意性透视图；
23.图11a是图10的第一支撑层的布局图；
24.图11b是图10的第二支撑层的布局图；
25.图12是用于说明根据一些示例实施例的半导体存储器件的部分分解的示意性透视图；
26.图13是图12的第一支撑层的布局图；
27.图14是沿图13的线a-a’截取的截面图；
28.图15是用于说明根据一些示例实施例的半导体存储器件的截面图；
29.图16是用于说明根据一些示例实施例的半导体存储器件的截面图；
30.图17是用于说明根据一些示例实施例的半导体存储器件的图；
31.图18是用于说明根据一些示例实施例的半导体存储器件的图；
32.图19是用于说明根据一些示例实施例的半导体存储器件的图；
33.图20至图25是用于说明用于制造根据一些示例实施例的半导体存储器件的方法的中间阶段的图；以及
34.图26至图29是用于说明用于制造根据一些示例实施例的半导体存储器件的方法的中间阶段的图。
具体实施方式
35.图1是用于说明根据示例实施例的半导体存储器件的示例电路图。
36.参考图1，根据一些示例实施例的半导体存储器件的存储单元阵列可以包括公共源极线csl、堆叠结构st1和堆叠结构st2、多个位线bl和多个单元串chtr。
37.第一堆叠结构st1可以包括地选择线gsl和多个第一栅电极wl11至wlln。第二堆叠结构st2可以包括多个第二栅电极dwl2和wl21至wl2n以及串选择线ssl。虽然在这个附图中示出两个堆叠结构st1和st2，但是本发明构思不限于此，并且可以包括三个或更多个堆叠结构。
38.多个单元串chtr可以并联连接到每个位线bl。多个单元串chtr可以共同连接到公共源极线csl。例如，多个单元串chtr可以设置在位线bl和一个公共源极线csl之间。多个公共源极线csl可以二维地设置。可以通过电将相同电压施加于公共源极线csl，或者可以将
不同电压施加于公共源极线csl，并且公共源极线csl可以分别控制。
39.例如，每个单元串chtr可以包括与公共源极线csl相连接的地选择晶体管gst、与多个位线bl中的每一个相连接的串选择晶体管sst、以及设置在地选择晶体管gst和串选择晶体管sst之间的多个存储单元晶体管mct。例如，地选择晶体管gst、串选择晶体管sst和存储单元晶体管mct可以串联连接。每个存储单元晶体管mct可以包括数据存储元件(例如，浮栅晶体管)。
40.虽然在这个附图中未示出，但是每个单元串chtr可以包括连接在地选择晶体管gst和存储单元晶体管mct之间的虚设单元晶体管和/或连接在串选择晶体管sst和存储单元晶体管mct之间的虚设单元晶体管。虚设单元晶体管可以在半导体器件的操作期间不被电激活。此外，每个单元串还可以包括连接在公共源极线csl和地选择线gsl之间的gidl(栅极感应漏极泄露)晶体管。gidl晶体管可以帮助消除半导体器件内的晶体管的栅极感应漏极泄露的影响。
41.公共源极线csl可以共同连接到地选择晶体管gst的源极。此外，多个栅电极(例如，地选择线gsl、多个字线wl1至wln、以及串选择线ssl)可以设置在公共源极线csl和位线bl中的每一个之间。
42.地选择线gsl可以用作地选择晶体管gst的栅电极，多个字线wl11至wl1n和wl21至wl2n可以用作存储单元晶体管mct的栅电极，并且串选择线ssl可以用作串选择晶体管sst的栅电极。虽然将地选择晶体管gst和串选择晶体管sst两者示出为nmos晶体管，但是示例实施例不限于此。此外，诸如栅极宽度和/或栅极长度之类的尺寸和/或诸如阈值电压之类的电特性在地选择晶体管gst和串选择晶体管sst之间可以相同或不同。
43.图2是用于说明根据一些示例实施例的半导体存储器件的部分分解的示意性透视图。图3a是图2的第一支撑层的布局图。图3b是图2的第二支撑层的布局图。图4是沿图3a的线a-a’截取的截面图。图5是图4的r1的放大图。图6是图4的r2的放大图。图7是沿图3a的线b-b’截取的截面图。图8是沿图3a的线c-c’截取的截面图。
44.参考图2至图8，根据一些示例实施例的半导体存储器件包括衬底100、公共源极板105、支撑半导体层110、第一堆叠结构st1、第一支撑层130、第二堆叠结构st2、沟道结构ch、第二支撑层170和位线bl。
45.衬底100可以是或包括体硅，例如，未掺杂或轻掺杂的单晶硅或soi(绝缘体上硅)。备选地，衬底100可以是或包括硅衬底，或者可以包括但不限于其他材料，例如，硅锗、绝缘体上硅锗(sgoi)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
46.可以在衬底100上公共源极板105。公共源极板105可以用作图1的公共源极线csl。
47.公共源极板105可以包括导电半导体膜、金属硅化物膜或金属膜中的至少一种。当公共源极板105包括导电半导体膜时，公共源极板105可以包括例如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或其组合中的至少一种。公共源极板105可以具有包括从单晶、非晶和多晶结构中选择的至少一种的结构。公共源极板105可以包括诸如硼之类的p型杂质、诸如磷和/或砷之类的n型杂质、以及半导体膜中所包括的诸如碳之类的iv族掺杂剂中的至少一种。公共源极板105可以利用外延工艺和/或诸如化学气相沉积(cvd)工艺之类的另一种工艺形成。
48.可以在公共源极板105上设置支撑半导体层110。支撑半导体层110可以包括例如
但不限于掺杂或未掺杂多晶硅。例如，支撑半导体层110可以包括半导体材料，例如，硅(si)、锗(ge)或其混合物。
49.可以在支撑半导体层110上设置第一堆叠结构st1。第一堆叠结构st1可以包括在支撑半导体层110上交替地堆叠的多个第一栅电极gsl和wl11至wl1n以及多个第一绝缘层120。例如，第一栅电极gsl和wl11至wlln中的每一个和每个第一绝缘层120可以具有在第一方向dr1和第二方向dr2上延伸的分层结构。第一栅电极gsl和wl11至wl1n以及第一绝缘层120可以在与衬底100的上表面交叉(例如，与该上表面垂直)的第三方向dr3上交替地堆叠。第一栅电极gsl和wl11至wl1n以及第一绝缘层120可以例如利用cvd工艺和/或原子层沉积(ald)工艺形成。
50.在一些示例实施例中，多个第一栅电极gsl和wl11至wl1n可以包括在衬底100上依次地堆叠的地选择线gsl和多个第一字线wl11至wl1n。在一些示例实施例中，地选择线gsl可以是设置在多个第一栅电极gsl和wl11至wl1n的最下部的栅电极。
51.第一支撑层130可以设置在第一堆叠结构st1上。第一支撑层130可以由在第二方向dr2上延伸的多个第一切割图案133分开/划分开。备选地或附加地，多个第一切割图案133可以在第一方向dr1上彼此间隔开。因此，第一支撑层130可以在第一方向dr1上彼此间隔开。
52.每个第一切割图案133可以包括多个第一连接131。多个第一连接131可以在每个第一切割图案133内部在第二方向dr2上彼此间隔开。多个第一连接131可以连接到由相应的第一切割图案133彼此分开的第一支撑层130。例如，在第一方向dr1上彼此间隔开的第一支撑层130可以由多个第一连接131彼此连接。
53.每个第一切割图案133中所包括的多个第一连接131的数量可以与每个第一切割图案133相同或不同。此外，每个第一切割图案133中所包括的多个第一连接131的布置也可以与每个第一切割图案133相同或不同。
54.第一支撑层130和第一连接132可以是相同的材料或者可以包括相同的材料。第一支撑层130和第一连接132可以包括具有比氧化硅和/或氮化硅高的蚀刻选择性的材料。第一支撑层130和第一连接132可以包括但不限于例如包括氧化铝(alo)的多晶硅、金属材料和/或杂质。
55.第一切割图案133可以包括例如但不限于氧化硅。
56.可以在第一支撑层130上设置第二堆叠结构st2。第二堆叠结构st2可以包括在第一支撑层130上交替地堆叠的多个第二栅电极wl21至wl2n和多个第二绝缘层140。例如，第二栅电极wl21至wl2n和每个第二绝缘层140中的每一个可以具有在第一方向dr1和第二方向dr2上延伸的分层结构。第一栅电极wl11至wl1n的数量可以与第二栅电极wl21至wl2n的数量相同或不同。
57.在一些示例实施例中，串选择线ssl可以是或对应于设置在多个第二栅电极wl21至wl2n的最上部的栅电极。
58.第一栅电极gsl和wl11至wl1n以及第二栅电极wl21至wl2n可以包括导电材料。例如，第一栅电极gsl和wl11至wl1n以及第二栅电极wl21至wl2n和ssl可以包括但不限于金属(例如，钨(w)、钴(co)、镍(ni))或半导体材料(例如，硅(例如，掺杂的多晶硅))中的至少一种。
59.第一绝缘层120和第二绝缘层140可以包括绝缘材料。例如，第一绝缘层120和第二绝缘层140可以包括但不限于氧化硅。
60.多个沟道结构ch可以穿透第一堆叠结构st1和第二堆叠结构st2。此外，多个沟道结构ch可以在与多个栅电极gsl、wl11至wl1n和wl21至wl2n交叉的方向上延伸。例如，每个沟道结构ch可以在第三方向dr3上延伸。第三方向dr3可以与衬底100的表面垂直。
61.沟道结构ch可以包括穿透第一堆叠结构st1的下沟道结构ch_b和穿透第二堆叠结构st2的上沟道结构ch_u。下沟道结构ch_b和上沟道结构ch_u可以持续连接，例如，直接连接。例如，下沟道结构ch_b和上沟道结构ch_u可以是或对应于单体。
62.下沟道结构ch_b在第一方向dr1上的下表面的宽度可以小于下沟道结构ch_b在第一方向dr1上的上表面的宽度。下沟道结构ch_b在第一方向dr1上的宽度可以随着其远离衬底100的上表面延伸而增大。例如，下沟道结构ch_b可以具有渐缩形状。这可能是由于形成下沟道结构ch_b时使用的蚀刻工艺(例如，各向异性干蚀刻工艺)的特性。
63.上沟道结构ch_u在第一方向dr1上的下表面的宽度可以小于上沟道结构ch_u在第一方向dr1上的上表面的宽度。例如，上沟道结构ch_u可以具有渐缩形状。上沟道结构ch_u在第一方向dr1上的宽度可以随着其远离衬底100的上表面延伸而增大。这可能是由于形成上沟道结构ch_u时使用的蚀刻工艺(例如，各向异性干蚀刻工艺)的特性。
64.例如参考图5、下沟道结构ch_b在第一方向dr1上的最上表面的宽度w1可以大于上沟道结构ch_u在第一方向dr1上的最下表面的宽度w2。例如，沟道结构ch的侧壁ch_s可以具有阶梯。例如，沟道结构ch的侧壁ch_s可以在第一支撑层130的下表面130b上具有阶梯。这可能是由于例如在分离的蚀刻工艺步骤处分别执行的穿透第一堆叠结构st1的蚀刻工艺和穿透第二堆叠结构st2的蚀刻工艺。
65.每个沟道结构ch可以包括半导体图案150和信息存储图案152。
66.半导体图案150可以穿透第一堆叠结构st1和第二堆叠结构st2。例如，半导体图案150可以在第三方向dr3上延伸。
67.半导体图案150可以掺杂或未掺杂，并且可以包括例如但不限于半导体材料，例如，单晶硅、多晶硅、有机半导体材料和碳纳米结构中的至少一种。
68.信息存储图案152可以介于半导体图案150和相应的栅电极gsl、wl11至wl1n和wl21至wl2n之间。例如，信息存储图案152可以沿半导体图案150的侧表面延伸。
69.信息存储图案152可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪及其组合中的至少一种。
70.在示例实施例中，信息存储图案152可以包括多个膜。例如，如图6所示，信息存储图案152包括在半导体图案150上依次堆叠的隧道绝缘膜152a、电荷存储膜152b和阻挡绝缘膜152c。
71.隧道绝缘膜152a可以包括例如氧化硅和/或具有比氧化硅更高的介电常数的高介电常数材料(例如，氧化铝(al2o3)和氧化铪(hfo2))。电荷存储膜152b可以包括例如氮化硅。阻挡绝缘膜152c可以包括例如氧化硅和/或具有比氧化硅高的介电常数的高介电常数的材料(例如，氧化铝(al2o3)和氧化铪(hfo2))。
72.隧道绝缘膜152a、电荷存储膜152b和阻挡绝缘膜152c可以在沟道结构ch的下部处
分开。支撑半导体层110可以设置在彼此分离的隧道绝缘膜152a、电荷存储膜152b和阻挡绝缘膜152c之间。支撑半导体层110可以电连接公共源极板105和半导体图案150。
73.备选地，与图6所示不同，当不设置支撑半导体层110时，隧道绝缘膜152a、电荷存储膜152b和阻挡绝缘膜152c可以在沟道结构ch的底表面上分离。例如，半导体图案150的侧壁未被显露，并且半导体图案150的底表面可以被显露。半导体图案150可以通过已显露的半导体图案150的底表面电连接到公共源极板105。
74.在一些示例实施例中，每个沟道结构ch还可以包括填充图案154。可以形成填充图案154，以填充半导体图案150的内部。例如，半导体图案150可以沿填充图案154的侧表面和底表面延伸。填充图案154可以是或包括例如但不限于氧化硅。
75.在示例实施例中，每个沟道结构ch还可以包括沟道焊盘156。可以将沟道焊盘156形成为连接到半导体图案150的上部。例如，可以在设置在第二堆叠结构st2的最上部处的第二绝缘层140中形成沟道焊盘156。
76.虽然沟道焊盘156示出为形成在图4和图7中的半导体图案150的上表面上，但是示例实施例不限于此。例如，半导体图案150的上部可以形成为，沿沟道焊盘156的侧表面延伸。沟道焊盘156可以包括例如但不限于掺杂多晶硅。
77.在一些示例实施例中，多个沟道结构ch可以以z字形式布置。例如，如图2和图3所示，多个沟道结构ch可以在第一方向dr1和第二方向dr2上彼此交替地布置。以z字形式布置的多个沟道结构ch还可以提高非易失性存储器件的集成度。
78.第一层间绝缘膜165和第二支撑层170可以设置在(例如，依次地设置在)第二堆叠结构st2上。第二支撑层170可以由在第二方向dr2上延伸的多个第二切割图案173间隔开。此外，多个第二切割图案173可以在第一方向dr1上彼此间隔开。因此，第二支撑层170可以在第一方向dr1上彼此间隔开。
79.每个第二切割图案173可以与每个第一切割图案133在第三方向dr3上重叠。
80.每个第二切割图案173可以包括多个第二连接171。多个第二连接171可以在相应的第二切割图案173内部在第二方向dr2上彼此间隔开。多个第二连接171可以连接到由相应的第二切割图案173彼此分离的第二支撑层170。例如，在第一方向dr1上彼此间隔开的第二支撑层170可以由多个第二连接171彼此连接。
81.每个第二切割图案173中所包括的多个第二连接171的数量可以与每个第二切割图案173相同或不同。此外，第二切割图案173中的每一个中所包括的多个第二连接171的数量也可以与第二切割图案173中的每一个相同或不同。
82.第二支撑层170和第二连接171可以是或包括相同的材料。第二支撑层170和第二连接171可以包括与第一支撑层130和第一连接131不同的材料。第二支撑层170和第二连接171可以包括例如氧化物，例如，氧化硅。
83.第一层间绝缘膜165和第二切割图案173可以包括例如但不限于氧化硅。
84.多个位线180可以并排延伸，以彼此间隔开。例如，每个位线180可以在第一方向dr1上延伸。在一些示例实施例中，多个位线180可以形成在第二支撑层170上。
85.每个位线180可以电连接到多个沟道结构ch。例如，如图4和图7所示，多个位线bl中的一个可以通过位线接触177连接到多个沟道结构ch。位线接触177穿透例如第一层间绝缘膜165和第二切割图案173以电连接位线180和沟道结构ch。
86.第一堆叠结构st1和第二堆叠结构st2可以由字线切割结构wlc切割。字线切割结构wlc可以沿与位线180交叉的方向延伸。例如，字线切割结构wlc可以在第二方向dr2上延伸以切割(例如，完全切割)第一堆叠结构st1和第二堆叠结构st2。
87.因此，多个第一栅电极gsl和wl11至wl1n以及多个第二栅电极wl21至wl2n可以由字线切割结构wlc切割。此外，字线切割结构wlc可以在第一方向dr1上彼此间隔开。第一堆叠结构st1和第二堆叠结构st2可以由彼此邻近的字线切割结构wlc形成单个块blk。
88.字线切割结构wlc可以穿透第一支撑层130的第一切割图案133。此外，第二支撑层170的第二切割图案173可以设置在字线切割结构wlc上。
89.在彼此邻近的字线切割结构wlc之间，第一堆叠结构st1和第二堆叠结构st2可以由多个块切割结构bc切割。在一个块内，多个块切割结构bc可以在第二方向dr2上延伸以切割第一堆叠结构st1和/或第二堆叠结构st2。
90.块切割结构bc可以与第一支撑层130的第一切割图案133和第二支撑层170的第二切割图案173在第三方向dr3上重叠。
91.块切割结构bc可以包括完全切割第一堆叠结构st1和第二堆叠结构st2的第一子切割结构bc_1、以及仅切割第二堆叠结构st2的第二子切割结构bc_2。第二子切割结构bc_2不切割第一堆叠结构st1。第一子切割结构bc_1可以设置在第一切割图案133上，并且第二子切割结构bc_2可以设置在第一连接131上。
92.第一子切割结构bc_1和第二子切割结构bc_2可以在第二方向dr2上交替地设置。例如，第二子切割结构bc_2可以设置在在第二方向dr2上彼此邻近的第一子切割结构bc_1之间，并且可以连接到彼此邻近的第一子切割结构bc_1。
93.因此，第一堆叠结构st1可以包括由第一子切割结构bc_1彼此间隔开的第一堆叠s1和第二堆叠s2、以及连接第一堆叠s1和第二堆叠s2的多个第一连接堆叠cp1。多个第一连接堆叠cp1可以在第一堆叠s1和第二堆叠s2之间在第二方向dr2上彼此间隔开。
94.此外，第一支撑层130可以设置在第一堆叠s1和第二堆叠s2上，并且第一连接131可以没置在第一连接堆叠cp1上。
95.第二堆叠结构st2可以包括由块切割结构bc彼此间隔开的第三堆叠s3和第四堆叠s4。第三堆叠s3可以设置在第一堆叠s1上，并且第四堆叠s4可以设置在第二堆叠s2上。第二堆叠结构st2的第三堆叠s3和第四堆叠s4不连接，例如，可以由块切割结构bc划分开。
96.此外，第二支撑层170可以设置在第三堆叠s3和第四堆叠s4上，并且第二连接171可以设置在第三堆叠s3和第四堆叠s4之间的块切割结构bc上。
97.字线切割结构wlc在第一方向dr1上的下表面的宽度和块切割结构bc在第一方向dr1上的下表面的宽度中的每一个可以小于字线切割结构wlc在第一方向dr1上的上表面的宽度和块切割结构bc在第一方向dr1上的上表面的宽度。字线切割结构wlc在第一方向dr1上的宽度和块切割结构bc在第一方向dr1上的宽度可以随着其远离衬底100的上表面而增大；例如，字线切割结构wlc和/或块切割结构bc可以具有渐缩轮廓。这可能是由于用于形成字线切割结构wlc和块切割结构bc的蚀刻工艺的特性。
98.因为半导体存储器件变得高度集成，为了单独地控制单个块中的多个沟道结构ch，单个块中的堆叠结构st1和st2由块切割体bc再次切割，并且可以包括多个堆叠s1、s2、s3和s4。附加地或备选地，半导体存储器件中包括多个堆叠结构st1和st2。因此，随着非易
失性存储器件的高宽比ar增大，可能出现堆叠s1、s2、s3和s4中的每一个或至少一个在一个方向上断裂或倾斜的倾斜现象。
99.然而，根据一些示例实施例的半导体存储器件可以包括连接第一堆叠结构st1上的第一堆叠s1和第二堆叠s2的第一支撑层130、以及连接第二堆叠结构st2上的第三堆叠s3和第四堆叠s4的第二支撑层170。例如，可以在堆叠结构st1和st2中的每一个上包括支撑层130和170。因此，可以防止或减少堆叠s1、s2、s3和s4的倾斜现象出现的可能性，并且可以提供具有更高的产品可靠性的非易失性存储器件。
100.附加地或备选地，在一些示例实施例中，第一连接131的面积与第一支撑层130的面积的比率可以大于第二连接171的面积与第二支撑层170的面积的比率。
101.第一支撑层130所包括的第一连接131的数量可以大于第二支撑层170中所包括的第二连接171的数量。例如，第一支撑层130所包括的第一连接131的数量可以是n，并且第二支撑层170中所包括的第二连接171的数量可以是m。此时，n和m是自然数，例如是大于或等于一的整数，并且n可以大于m。例如，第一支撑层130的第一连接131可以比第二支撑层170的第二连接171布置得密集。
102.因此，根据一些示例实施例的半导体存储器件可以更高效地防止或减少堆叠s1、s2、s3和s4的倾斜现象的可能性。
103.图9是用于说明根据一些示例实施例的半导体存储器件的截面图。图9可以对应于沿图2的线a-a’截取的截面图。为了便于说明，可以简要地说明或省略上面使用图2至图8说明的内容的重复部分。
104.参考图9、沟道结构ch的下沟道结构ch b和上沟道结构ch u可以分开。
105.下沟道结构ch_b可以包括第一半导体图案150_1、第一信息存储图案152_1、第一填充图案154_1和第一沟道焊盘156_1。第一半导体图案150_1可以穿透第一堆叠结构st1。第一信息存储图案152_1可以介于第一半导体图案150_1与第一栅电极gsl和wl11至wl1n之间。第一填充图案154_1可以填充第一半导体图案150_1的内部。第一沟道焊盘156_1可以形成在设置在第一堆叠结构st1的最上部处的第一绝缘层120中，并且可以形成为连接到第一半导体图案150_1的上部。下沟道结构ch_b的第一沟道焊盘156_1的上表面可以设置在与第一支撑层130的下表面相同的平面上。
106.上沟道结构ch_u可以穿透第二堆叠结构st2和第一支撑层130。上沟道结构ch_u可以包括第二半导体图案150_2、第二信息存储图案152_2、第二填充图案154_2和第二沟道焊盘156_2。第二半导体图案150_2可以穿透第二堆叠结构st2。第二信息存储图案1522可以介于第二半导体图案150_2与第二栅电极gsl和wl11至wl1n之间。第二填充图案154_2可以填充第二半导体图案150_2的内部。第二沟道焊盘156_2可以在设置在第二堆叠结构st2的最上部处的第二绝缘层140中形成，并且可以形成为连接到第二半导体图案150_2的上部。
107.第二信息存储图案152_2可以设置在第一半导体图案150_1上方。第二信息存储图案152_2可以例如部分地延伸到第二半导体图案150_2的内部。因此，第二信息存储图案152_2可以连接/电连接到第一半导体图案150_1。
108.第一子切割结构bc_1可以包括穿透第一堆叠结构st1和第一切割图案133的下子切割结构bc_1_b、以及穿透第二堆叠结构st2和第一层间绝缘膜165的上子切割结构bc_1_u。在一些示例实施例中，下子切割结构bc_1_b和上子切割结构bc_1_u可以分开。在一些其
他示例实施例中，下子切割结构bc_1_b和上子切割结构bc_1_u可以持续地/直接连接。例如，下子切割结构bc_1_b和上子切割结构bc_1_u可以是或对应于单体。
109.下子切割结构bc_1_b在第一方向dr1上的下表面的宽度可以小于下子切割结构bc_1_b在第一方向dr1上的上表面的宽度。下子切割结构bc_1_b在第一方向dr1上的宽度可以随着其远离衬底100的上表面而增大。下子切割结构bc_1_b可以具有渐缩轮廓。这可能是由于用于形成下子切割结构bc_1_b的蚀刻工艺的特性。
110.上子切割结构bc_1_u在第一方向dr1上的下表面的宽度可以小于上子切割结构bc_1_u在第一方向dr1上的上表面的宽度。上子切割结构bc_1_u在第一方向dr1上的宽度可以随着其远离衬底100的上表面而增大。上子切割结构bc_1_u可以具有渐缩轮廓。这可能是由于用于形成上子切割结构bc_1_u的蚀刻工艺的特性。
111.下子切割结构bc_1_b在第一方向dr1上的最上表面的宽度w3可以大于上沟道结构ch_u在第一方向dr1上的最下表面的宽度w4。例如，第一子切割结构bc_1的侧壁bc_1_s可以具有阶梯。例如，第一子切割结构bc_1的侧壁bc_1_s可以在第一连接131的上表面上(即在第一支撑层130的上表面130u上)具有阶梯。这可能是由于例如在半导体器件的制造期间在分开的时间处和/或在不同的蚀刻工艺/腔室内分别执行穿透第一堆叠结构st1的蚀刻步骤和穿透第二堆叠结构st2的蚀刻步骤的事实。
112.此外，第一子切割结构bc_1的侧壁bc_1s可以具有第一高度处的阶梯，并且第一高度可以高于下沟道结构ch_b和上沟道结构ch_u彼此接触的第二高度。例如，第一子切割结构bc_1的侧壁bc_1_s可以在下沟道结构ch_b的上表面上方具有阶梯。备选地，第一子切割结构bc_1的侧壁bc_1_s可以在第一支撑层130的上表面130u上具有阶梯。这可能是由于例如在半导体器件的制造期间在分开的时间处和/或在不同的蚀刻工艺/腔室内分别执行形成第一子切割结构bc_1和第二子切割结构bc_2的步骤的事实。
113.块切割结构bc还可以包括在第二方向dr2上延伸的多个第三子切割结构bc_3以完全切割第一堆叠结构st1。
114.第三子切割结构bc_3在第一方向dr1上的上表面的宽度可以小于第三子切割结构bc_3在第一方向dr1上的宽度。第三子切割结构bc_3在第一方向dr1上的宽度可以随着其远离衬底100的上表面而增大。第三子切割结构bc_3可以具有渐缩轮廓。这可能是由于用于形成第三子切割结构bc_3的蚀刻工艺的特性。
115.例如，第三子切割结构bc_3在第一方向dr1上的最上表面的宽度w5可以大于第一子切割结构bc_1在第一方向dr1上的最下表面的宽度w6。
116.第三子切割结构bc_3可以与第二子切割结构bc_2在第三方向dr3上重叠。第三子切割结构bc_3可以与第二子切割结构bc_2在第三方向dr3上间隔开。第三子切割结构bc_3的最上表面可以与第一支撑层130的下表面130_b接触。第二子切割结构bc_2的最下表面可以与第一支撑层130的上表面130_u接触/直接接触。
117.因此，第一堆叠结构st1可以包括由第一子切割结构bc_1和第三子切割结构bc_3彼此间隔开的第一堆叠s1和第二堆叠s2。第一堆叠结构st1不包括连接堆叠。因此，沟道结构cs可以更容易地/更可能地/更高效地单独控制。备选地或附加地，因为根据一些示例实施例的半导体存储器件包括连接第一堆叠s1和第二堆叠s2的第一支撑层130，所以虽然第一堆叠s1和第二堆叠s2完全分开(例如，彼此电分开)也可以防止或减少堆叠s1、s2、s3和s4
的倾斜现象出现的可能性。
118.图10是用于说明根据一些示例实施例的半导体存储器件的部分分解的示意性透视图。图11a是图10的第一支撑层的布局图。图11b是图10的第二支撑层的布局图。为了便于说明，将简要地说明或省略上面使用图2至图9说明的内容的重复部分。
119.参考图10、图11a和图11b，在一些示例实施例中，第一连接131的面积与第一支撑层130的面积的比率可以小于第二连接171的面积与第二支撑层170的面积的比率。
120.第一支撑层130所包括的第一连接131的数量可以小于第二支撑层170中所包括的第二连接171的数量。例如，第一支撑层130所包括的第一连接131的数量可以是n，并且第二支撑层170中所包括的第二连接171的数量可以是m。此时，n和m是大于或等于一的整数，并且n可以小于m。例如，第二支撑层170的第二连接171可以比第一支撑层130的第一连接131设置得密集。
121.块切割结构bc可以包括例如第一子切割结构bc_1和第二子切割结构bc_2，如使用图2至图8所说明的。在这种情况下，如使用图2至图8所说明的，沟道结构cs的下沟道结构ch_b和上沟道结构ch_u可以是单体，例如，可以一体地形成。
122.根据一些示例实施例，块切割结构bc还可以包括第三子切割结构bc_3，如使用图9所说明的。在这种情况下，如使用图9所说明的，沟道结构ch的下沟道结构ch_b和上沟道结构ch_u可以分开。
123.图12是用于说明根据一些示例实施例的半导体存储器件的部分分解的示意性透视图。图13是图12的第一支撑层的布局图。图14是沿图12的线a-a’截取的截面图。为了便于说明，将简要地说明或省略上面使用图2至图9说明的内容的重复部分。
124.参考图12至图14，在一些示例实施例中，半导体存储器件可以包括第一支撑层130而没有第二支撑层170。
125.第一层间绝缘膜165和第二层间绝缘膜175可以依次设置在第二堆叠结构st2上。第一层间绝缘层165和第二层间绝缘层175可以包括例如但不限于氧化硅。
126.位线bl可以通过位线接触177连接到多个沟道结构ch。位线接触177可以例如穿透第一层间绝缘膜165和第二层间绝缘膜175以电连接位线180和沟道结构ch。
127.图15是用于说明根据一些示例实施例的半导体存储器件的截面图。图15可以对应于沿图13的线a-a’截取的截面图。为了便于说明，将简要地说明或省略上面使用图12至图14说明的内容的重复部分。
128.参考图15，如使用图9所说明的，块切割结构bc还可以包括第三子切割结构bc_3。因此，如使用图9所说明的，沟道结构ch的下沟道结构ch_b和上沟道结构ch_u可以分开/电分开。
129.图16是用于说明根据一些示例实施例的半导体存储器件的截面图。图16可以对应于沿图2的线a-a’截取的截面图。为了便于说明，将简要地说明或省略上面使用图1至图9说明的内容的重复部分。
130.参考图16，根据一些示例实施例的半导体存储器件可以包括外围电路结构ps和单元阵列结构cs。
131.外围电路结构ps可以包括外围电路元件ptr、下连接布线体pw和外围逻辑绝缘膜102。
132.可以在衬底100上形成外围电路元件ptr。外围电路元件ptr可以是操作单元阵列结构cs的电路，例如，晶体管/逻辑门/二极管/组合逻辑单元。
133.可以在衬底100上形成外围逻辑绝缘膜102。外围逻辑绝缘膜102可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
134.可以在外围逻辑绝缘膜102中形成下连接布线体pw。下连接布线体pw可以连接到外围电路元件ptr。
135.单元阵列结构cs可以被设置在外围逻辑结构ps上。单元阵列结构cs可以包括衬底100、公共源极板105、支撑半导体层110、第一堆叠结构st1、第一支撑层130、第二堆叠结构st2、沟道结构ch、第二支撑层170和位线bl。公共源极板105可以沿外围逻辑结构ps的上表面延伸。
136.图17是用于说明根据一些示例实施例的半导体存储器件的图。为了便于说明，将简要地说明或省略上面使用图1至图9说明的内容的重复部分。
137.参考图17，半导体存储器件可以具有c2c(芯片对芯片)结构。c2c结构可以表示或对应于在第一晶片上制作包括单元阵列结构cs的上芯片、在与第一晶片不同的第二晶片上制作包括外围电路结构ps的下芯片、然后通过接合方式将上芯片和下芯片彼此连接的结构。作为一个示例，接合方式可以表示或指代将在上芯片的最上金属层上形成的接合金属和在下芯片的最上金属层上形成的接合金属电连接。例如，当接合金属由铜(cu)形成时，接合方式可以是cu-cu接合方式，并且接合金属也可以由铝或钨形成。
138.半导体存储器件的外围电路结构ps和单元阵列结构cs中的每一个可以包括外部焊盘接合区域pa、单元区域car和单元区域car。
139.外围电路结构ps可以包括第一衬底100、外围逻辑绝缘膜102、在第一衬底100上形成的多个电路元件ptr、以及连接到多个电路元件ptr中的每一个的下连接布线体pw。在一些示例实施例中，第一金属层111可以由具有较高电阻的钨制成，并且第二金属层112可以由具有较低电阻的铜制成。
140.虽然仅示出和说明了第一金属层111和第二金属层112，但是示例实施例不限于此，并且还可以在第二金属层112上形成至少一个或多个金属层。在第二金属层112上形成的一个或多个金属层的至少一部分可以由具有比形成第二金属层112的铜的电阻低的电阻的铝等形成。
141.外围逻辑绝缘层102设置在第一衬底100上，以覆盖多个电路元件ptr、第一金属层111和第二金属层112，并且可以包括绝缘材料(例如，氧化硅和/或氮化硅)。
142.可以在单元区域car的第二金属层112上形成下接合金属540。在单元区域car中，外围电路结构ps的下接合金属540可以通过接合方式电连接到单元阵列结构cs的上接合金属530。下接合金属540和上接合金属530可以由铝、铜、钨等中的至少一种形成。
143.单元阵列结构cs可以设置至少一个存储块。单元阵列结构cs可以包括第二衬底400和公共源极板105。多个栅电极gsl、wl11至wl1n和wl21至wl2n可以在第二衬底400上沿与第二衬底400的上表面垂直的方向(例如，z轴方向)堆叠。串选择线和地选择线可以分别设置在栅电极gsl、wl11至wl1n和wl21至wl2n的上部和下部处，并且多个栅电极gsl、wl11至wl1n和wl21至wl2n可以设置在串选择线和地选择线之间。
144.在单元区域car中，沟道结构ch可以在与第二衬底400的上表面垂直的方向上延
伸，并且可以穿透栅电极gsl和wl11至wl1n和wl21至wl2n、串选择线以及地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线接触部，并且第二金属层360c可以是位线。在一些示例实施例中，位线180可以沿与第二衬底400的上表面平行的第一方向dr1延伸。
145.在图17所示的一些示例实施例中，可以将设置有沟道结构ch、位线180等的区域定义为单元区域car。位线180可以连接/电连接到电路元件ptr，该电路元件ptr设置外围电路结构ps中的单元区域car中的页缓冲器450。作为一个示例，位线180连接到外围电路结构ps中的上接合金属530，并且上接合金属530可以连接到与页缓冲器450的电路元件ptr连接的下接合金属540。
146.在单元区域car中，栅电极gsl和wl11至wl1n和wl21至wl2n可以沿与第二衬底400的上表面平行的第三方向dr3延伸，并且可以连接到多个单元接触插塞440。栅电极gsl、wl11至wl1n和wl21至wl2n、以及单元接触插塞440可以利用由沿第二方向以彼此不同的长度延伸的栅电极gsl、wl11至wl1n和wl21至wl2n的至少一些示例设置的焊盘彼此连接。第一金属层350b和第二金属层360b可以依次连接到与栅电极gsl、wl11至wl1n和wl21至wl2n连接的单元接触插塞440的上部。单元接触插塞440可以通过单元区域car中的单元阵列结构cs的上接合金属530和外围电路结构ps的下接合金属540连接到外围电路结构ps。
147.单元接触塞440可以连接/电连接到电路元件ptr，电路元件ptr设置外围电路结构ps中的行解码器460。在一些示例实施例中，设置行解码器460的电路元件ptr的工作电压可以不同于设置页缓冲器450的电路元件ptr的工作电压。作为一个示例，设置页缓冲器450的电路元件ptr的工作电压可以大于设置行解码器460的电路元件ptr的工作电压。
148.公共源极线接触塞480可以设置在外部焊盘接合区域pa中。公共源极线接触塞480可以由诸如金属、金属化合物、或掺杂或未掺杂的多晶硅之类的导电材料形成，并且可以电连接到公共源极板105。金属层187可以设置在公共源极线接触插塞480上方。例如，设置有公共源极线接触塞480和金属层187的区域可以被定义为外部焊盘接合区域pa。
149.备选地，i/o焊盘405和500可以设置在外部焊盘接合区域pa中。参考图17，覆盖第一衬底100的下表面的下绝缘膜10可以形成在第一衬底100下方。第一i/o焊盘500可以形成在下绝缘膜10上。第一i/o焊盘500通过第一i/o接触塞510连接到设置在外围电路结构ps中的电路元件ptr中的至少一个，并且可以通过下绝缘膜10与第一衬底100分开。此外，可以在第一i/o接触塞510和第一衬底100之间设置侧绝缘膜，以将第一i/o接触塞510与第一衬底100电分开。
150.仍然参考图17，可以在第二衬底400上形成覆盖第二衬底400的上表面的上绝缘膜20，并且可以在上绝缘膜20上设置第二i/o焊盘405。第二i/o焊盘405可以通过第二i/o接触插塞403连接到设置在外围电路结构ps中的多个电路元件ptr中的至少一个。
151.根据一些示例实施例，第二衬底400和公共源极板105可以不设置在设置有第二i/o接触插塞403的区域中。此外，第二i/o焊盘405可以不与栅电极gsl、wl11至wl1n和wl21至wl2n在第二方向dr2上重叠。参考图17，第二i/o接触插塞403在与第二衬底400的上表面平行的方向上与第二衬底400分开，穿透单元阵列结构cs的第一绝缘层120、第一切割图案133和第二绝缘层140，并且可以连接到第二i/o焊盘405。
152.根据一些示例实施例，可以选择性地形成第一i/o焊盘500和第二i/o焊盘405。作为一个示例，半导体存储器器件仅包括设置在第
153.衬底100上的第一i/o焊盘500，或者可以仅包括设置在第二衬底400上的第二i/o焊盘405。备选地或附加地，半导体存储器件可以包括第一i/o焊盘500和第二i/o焊盘405两者。
154.单元阵列结构cs和外围电路结构ps中所包括的外部焊盘接合区域pa和单元区域car中的每一个中、最上金属层的金属图案可以作为虚设图案存在或最上金属层可以没有。
155.半导体存储器件可以形成、具有与外围电路结构ps的最上金属层上的单元阵列结构cs的上接合金属530相同的形状的下接合金属540，以与在外部焊盘接合区域pa中的单元阵列结构cs的最上金属层上形成的上接合金属530相对应。在外围电路结构ps的最上金属层上形成的下接合金属540可以不连接到外围电路结构ps中的分离的接触部。类似地，可以在单元阵列结构cs的上金属层上形成具有与外围电路结构的下接合金属ps相同的形状的上金属图案，以与在外部焊盘接合区域pa中的外围电路结构ps的最上金属层上形成的下接合金属相对应。
156.可以在单元区域car的第二金属层112上形成下接合金属540。在单元区域car中，外围电路结构ps的下接合金属540可以通过接合方式电连接到单元阵列结构cs的上接合金属530。
157.此外，在单元区域car中，可以在单元阵列结构cs的最上金属层上形成具有与外围电路结构ps的下接合金属540相同的形状的上接合金属530，以与在外围电路结构ps的最上金属层上形成的下接合金属540相对应。在单元阵列结构cs的最上金属层上形成的上接合金属530上可以不形成接触部。
158.图18是用于说明根据一些示例实施例的半导体存储器件的图。在图18中，为了便于说明，将简要地说明或省略上面使用图1至图9说明的内容的重复部分。
159.参考图18，根据一些示例实施例的半导体存储器件还可以包括第三堆叠结构st3和第三支撑层200。
160.可以在第二支撑层170上设置第三堆叠结构st3。第三堆叠结构st3可以包括在第二支撑层170上交替地堆叠的多个第三栅电极wl31至wl3n和多个第三绝缘层190。例如，第三栅电极wl31至wl3n中的每一个和第三绝缘层190中的每一个可以具有在第一方向dr1和第二方向dr2上延伸的分层结构。
161.在一些示例实施例中，串选择线ssl可以是多个第三栅电极wl31至wl3n中设置在最上部的栅电极。
162.第一堆叠结构st1、第二堆叠结构st2和第三堆叠结构st3可以由字线切割结构wlc完全切割。
163.第一层间绝缘膜165和第三支撑层200可以依次地设置在第三堆叠结构st3上。第二支撑层170可以由在第二方向dr2上延伸的多个第三切割图案203分开。此外，多个第三切割图案203可以在第一方向dr1上彼此间隔开。因此，第三支撑层200可以在第一方向dr1彼此间隔开。
164.每个第三切割图案203可以包括多个第三连接202。多个第三连接202可以在第三切割图案203中的每一个内部在第二方向dr2上彼此间隔开。多个第三连接202可以连接/直
接连接到第三支撑层200。例如，在第一方向dr1上彼此间隔开的第三支撑层200可以由多个第三连接202彼此连接。
165.每个第三切割图案203中所包括的多个第三连接202的数量可以对于第三切割图案203中的每一个不同。此外，第三切割图案203中的每一个中所包括的多个第三连接202的布置也可以与第三切割图案203中的每一个不同。
166.第一支撑层130和第一连接131可以包括与第二支撑层170和第二连接171相同的材料。第一支撑层130、第一连接131、第二支撑层170和第二连接171可以包括例如具有比氧化硅和氮化硅高的蚀刻选择性的材料。第一支撑层130、第一连接131、第二支撑层170和第二连接171可以包括但不限于包括alo的多晶硅、金属材料或杂质。
167.第三支撑层200和第三连接202可以包括相同的材料。第三支撑层200和第三连接202可以包括与第一支撑层130、第一连接131、第二支撑层170和第二连接171不同的材料。第三支撑层200和第三连接202可以包括例如氧化物，例如，氧化硅。
168.第一切割图案133、第二切割图案173和第三切割图案203可以包括例如但不限于氧化硅。
169.块切割结构bc可以包括第一子切割结构bc_1和第二子切割结构bc_2。
170.第一子切割结构bc_1可以完全切割第一堆叠结构st1、第二堆叠结构st2和第三堆叠结构st3。第一子切割结构bc_1可以穿透第一切割图案133、第二切割图案173和第三切割图案203。
171.第二子切割结构bc_2的底表面可以设置在、与沿第三方向dr3重叠的第一连接131和第二连接171中设置在最上部的连接的上表面相同的表面上。
172.第二子切割结构bc_2不切割第一堆叠结构st1。第二子切割结构bc_2可以包括仅切割第三堆叠结构st3和第二堆叠结构st2的第二一子切割结构bc_21、以及仅切割第三堆叠结构st3的第二二子切割结构bc_22。第二一子切割结构bc_21可以设置在第一连接131上，并且第二二子切割结构bc_22可以设置在第二连接171上。
173.因此，第三堆叠结构st3可以由块切割结构bc隔成多个堆叠。此外，第一堆叠结构st1和第二堆叠结构st2不由第二子切割结构bc_2切割，并且包括所形成的连接堆叠。另一方面，第三堆叠结构st3由块切割结构bc完全分开，因此不包括连接堆叠。
174.第三切割图案203中的每一个可以与相应的第一切割图案133和第二切割图案173在第三方向dr3上重叠。
175.因此，第三堆叠结构st3的多个堆叠可以设置在第一堆叠结构st1的多个堆叠和第二堆叠结构st2的多个堆叠上。第三支撑层200的第三连接201可以连接第三堆叠结构st3的多个堆叠。
176.在一些示例实施例中，第一连接131的面积与第一支撑层130的面积的比率、第二连接171的面积与第二支撑层170的面积的比率和第三连接202的面积与第三支撑层200的面积的比率中的至少一项可以彼此不同。第一支撑层130所包括的第一连接131的数量、第二支撑层170中所包括的第二连接171的数量和第三连接202中所包括的第三支撑层200的数量中的至少一项可以彼此不同。例如，第三连接202的数量可以大于第二连接171的数量，并且第二连接171的数量可以大于第一连接131的数量。在另一示例中，第三连接202的数量可以小于第二连接171的数量，并且第二连接171的数量可以小于第一连接131的数量。在又
一示例中，第二连接171的数量可以大于第一连接131和第三连接202的数量。
177.图19是用于说明根据一些示例实施例的半导体存储器件的图。在图19中，为了便于说明，将简要地说明或省略上面使用图1至图9以及图18说明的内容的重复部分。
178.参考图19，根据一些示例实施例的半导体存储器件还可以包括第四堆叠结构st4和第四支撑层220。
179.可以在第三支撑层200上设置第四堆叠结构st4。第四堆叠结构st4可以包括在第三支撑层200上交替地堆叠的多个第四栅电极wl41至wl4n和多个第四绝缘层210。例如，第四栅电极wl41至wl4n中的每一个和第四绝缘层210中的每一个可以具有在第一方向dr1和第二方向dr2上延伸的分层结构。
180.在一些示例实施例中，串选择线ssl可以是多个第四栅电极wl41至wl4n中设置在最上部的栅电极。
181.第一堆叠结构st1、第二堆叠结构st2、第三堆叠结构st3和第四堆叠结构st4可以由字线切割结构wlc完全切割。
182.第一层间绝缘膜165和第四支撑层220可以依次地设置在第四堆叠结构st4上。第四支撑层220可以由在第二方向dr2上延伸的多个第四切割图案223分开。此外，多个第四切割图案223可以在第一方向dr1上彼此间隔开。因此，第四支撑层220可以在第一方向dr1上彼此间隔开。
183.每个第四切割图案223可以包括多个第四连接222。多个第四连接222可以在第四切割图案223中的每一个内部在第二方向dr2上彼此间隔开。多个第四连接222可以连接到第四支撑层220。例如，在第一方向dr1上彼此间隔开的第四支撑层220可以由多个第四连接222彼此连接。
184.每个第四切割图案223中所包括的多个第四连接222的数量可以第四切割图案223中的每一个不同。此外，第四切割图案223中的每一个中所包括的多个第四连接222的布置也可以与第四切割图案223中的每一个不同。
185.第一支撑层130、第二支撑层170和第三支撑层200可以包括例如具有比氧化硅和氮化硅更高的蚀刻选择性的材料。第一支撑层130、第二支撑层170和第三支撑层200可以包括例如但不限于包括alo的多晶硅、金属材料或杂质。
186.第四支撑层220和第四连接221可以包括相同的材料。第四支撑层220可以包括例如诸如氧化硅之类的氧化物。
187.第一切割图案133、第二切割图案173、第三切割图案203和第四切割图案223可以包括例如但不限于氧化硅。
188.块切割结构bc可以包括第一子切割结构bc_1和第二子切割结构bc_2。
189.第一子切割结构bc_1可以完全切割第一堆叠结构st1、第二堆叠结构st2、第三堆叠结构st3和第四堆叠结构st4。第一子切割结构bc_1可以穿透第一切割图案133、第二切割图案173、第三切割图案203和第四切割图案223。
190.第二子切割结构bc_2的底表面可以设置在、与沿第三方向dr3重叠的第一连接131、第二连接171和第三连接201中设置在最上部的连接的上表面相同的表面上。
191.第二子切割结构bc_2不切割第一堆叠结构st1。第二子切割结构bc_2可以包括：仅切割第四堆叠结构st4、第三堆叠结构st3和第二堆叠结构st2的第二一子切割结构bc_21；
仅切割第四堆叠结构st4和第三堆叠结构st3的第二二子切割结构bc_22；以及，仅切割第四堆叠结构st4的第二三子切割结构bc_23。第二一子切割结构bc_21可以设置在第一连接131上，第二二子切割结构bc_22可以设置在第二连接171上，并且第二三子切割结构bc_23可以设置在第三连接201上。
192.因此，第四堆叠结构st4可以由块切割结构bc隔成多个堆叠。此外，第一堆叠结构st1、第二堆叠结构st2和第三堆叠结构st3不由第二子切割结构bc_2切割，并且包括所形成的连接堆叠。另一方面，第四堆叠结构st4由块切割结构bc完全切割，因此不包括连接堆叠。
193.每个第四切割图案223可以在第三方向dr3上与第一切割图案133、第二切割图案173和第三切割图案223中的每一个重叠。
194.因此，第四堆叠结构st4的多个堆叠可以设置在第一堆叠结构st1的多个堆叠、第二堆叠结构st2的多个堆叠和第三堆叠结构st3的多个堆叠上。第四支撑层220的第四连接221可以连接第四堆叠结构st4的多个堆叠。
195.在一些示例实施例中，第一连接131的面积与第一支撑层130的面积的比率、第二连接171的面积与第二支撑层170的面积的比率、第三连接202的面积与第三支撑层200的面积的比率、以及第四连接cp4的面积与第四支撑层220的面积的比率中的至少一项可以彼此不同。第一支撑层130所包括的第一连接131的数量、第二支撑层170中所包括的第二连接171的数量、第三支撑层200中所包括的第三连接202的数量、以及第四连接cp4的数量中的至少一项可以彼此不同。
196.与这个附图所示不同，第一堆叠结构st1、第二堆叠结构st2、第三堆叠结构st3和第四堆叠结构st4可以不包括连接堆叠。如使用图9所说明的，字线切割结构wlc、块切割结构bc和沟道结构cs的侧壁都可以具有阶梯。各个堆叠结构st1、st2、st3和st4内部的沟道结构cs可以彼此分开。
197.图20至图25是用于说明用于制造根据一些实施例的半导体存储器件的方法的中间阶段的图。图20至图25可以对应于沿图2的线a-a’截取的截面图。
198.参考图20，可以在衬底100上形成公共源极板105和支撑半导体层110。可以在公共源极板105上形成包括依次堆叠的第一绝缘层120和第一牺牲层121的第一预堆叠结构st1’。第一牺牲层121可以包括对第一绝缘层120具有蚀刻选择性(例如，干蚀刻选择性)的材料。例如，如果第一绝缘层120包括氧化硅，则第一牺牲层121可以包括多晶硅。
199.然后，可以形成穿透第一预堆叠结构st1’的第一沟道孔ch_h1。可以在第一沟道孔ch_h1内部形成沟道牺牲图案124。沟道牺牲图案124可以包括例如掺杂和/或未掺杂多晶硅、氧化硅、氮化硅、氮氧化硅或其组合。
200.参考图21，可以在第一预堆叠结构st1’上形成第一支撑层130和第一连接131。例如，在第一预堆叠结构st1’上形成第一预支撑层，并且可以案化第一预支撑层以形成第一支撑层130和第一连接131。
201.参考图22，可以形成第一切割图案133。例如，可以在由第一支撑层130和第一连接131显露第一预堆叠结构st1’的上表面的至少一部分的开口上形成第一切割图案133。
202.然后，可以在第一支撑层130上形成包括依次堆叠的第二绝缘层140和第二牺牲层141的第二预堆叠结构st2’。第二牺牲层141可以包括对第二绝缘层140具有蚀刻选择性的材料。例如，如果第二绝缘层140包括氧化硅，则第二牺牲层141可以包括多晶硅。
203.例如，第二牺牲层141可以包括与第一牺牲层121相同的材料，并且第二绝缘层140可以包括与第一绝缘层120相同的材料。
204.然后，可以形成第二预沟道孔。因为第一支撑层130可以包括具有比第二牺牲层141和第二绝缘层140高的蚀刻选择性的材料，所以可以将第二预沟道孔蚀刻到第一支撑层130的上表面。即，第一支撑层130可以用作沟道孔蚀刻停止膜。
205.然后，第二预沟道孔可以再次蚀刻以形成显露沟道牺牲图案124的至少一部分的第二沟道孔ch_h2。
206.参考图23，可以通过第二沟道孔(图22的ch_h2)去除沟道牺牲图案124。
207.然后，可以在第一沟道孔(图21的ch_h1)和第二沟道孔(图22的ch_h2)中形成沟道结构cs。因此，沟道结构cs的侧壁可以在第一支撑层130的下表面上具有阶梯。
208.然后，可以在第二预堆叠结构st2’上形成第一层间绝缘膜165。
209.然后，可以形成第一子切割沟槽bc_1_t和第二子切割沟槽bc_2_t。
210.可以第一切割图案133上形成第一子切割沟槽bc_1_t。第一子切割沟槽bc_1_t可以穿透第一层间绝缘膜165、第二预堆叠结构st2’、第一切割图案133和第一预堆叠结构st1’。第一子切割沟槽bc_1_t可以延伸到例如支撑半导体层110的一部分。
211.第二子切割沟槽bc_2_t可以穿透第二预堆叠结构st2’和第一层间绝缘膜165并且可以穿透到第一支撑层130的上表面。即，第一支撑层130可以用作第二子切割沟槽bc_2_t的蚀刻停止膜。因此，可以在第一支撑层130的第一连接131上形成第二子切割沟槽bc_2_t，并且可以在第一支撑层130的第一切割图案133上形成第一子切割沟槽bc_1_t。
212.参考图24，可以去除由第一子切割沟槽bc_1_t和第二子切割沟槽bc_2_t所显露的第一牺牲层121和第二牺牲层141。
213.在一些示例实施例中，在去除第一牺牲层121和第二牺牲层141的同时去除沟道结构ch的半导体图案150的一部分，并且可以显露信息存储图案152。在一些其他示例实施例中，在去除第一牺牲层121和第二牺牲层141以后，去除沟道结构ch下方的半导体图案150的一部分，并且可以显露信息存储图案152。
214.可以在去除第一牺牲层121和第二牺牲层141的空间中形成第一栅电极gsl和wl11至wl1n以及第二栅电极wl21至wl2n中的每一个。
215.即，可以通过相应地金属栅极替换工艺将第一牺牲层121和第二牺牲层141替换为第一栅电极gsl和wl11至wl1n以及第二栅电极wl21至wl2n。因此，可以形成第一堆叠结构st1和第二堆叠结构st2。
216.然后，可以形成填充第一子切割沟槽bc_1_t和第二子切割沟槽bc_2_t中的每一个的第一子切割结构bc_1和第二子切割结构bc_2。
217.参考图25，可以在第一层间绝缘膜165上形成第二支撑层170和第二连接171。例如，在第一层间绝缘膜165上形成第二预支撑层，并且可以案化第二预支撑层以形成第二支撑层170和第二连接171。
218.然后，参考图4，可以形成第二切割图案173。例如，可以在由第二支撑层170和第二连接171显露第二预堆叠结构st2的上表面的至少一部分的开口上形成第二切割图案173。
219.然后，形成穿透第一层间绝缘膜165和第二支撑层170的位线接触177，在第二支撑层170上形成位线180，并且因此可以制造图4所示的半导体存储器件。
220.图26至图29是用于说明用于制造根据一些示例实施例的半导体存储器件的方法的中间阶段的图。图26至图29可以对应于沿图3a的线a-a’截取的截面图。
221.参考图26，可以在衬底100上形成公共源极板105和支撑半导体层110。可以在公共源极板105上形成包括依次堆叠的第一绝缘层120和第一牺牲层的第一预堆叠结构。
222.然后，可以形成穿透第一预堆叠结构的下沟道结构ch_b。下沟道结构ch_b可以包括如图9所说明的第一半导体图案1501、第一信息存储图案152_1、第一填充图案154_1和第一沟道焊盘156_1。
223.然后，可以在第一预堆叠结构上形成第一预切割图案136。
224.然后，可以形成穿透第一预切割图案136和第一预堆叠结构的第一沟槽t1和第二沟槽t2。
225.然后，可以去除由第一沟槽t1和第二沟槽t2显露的第一牺牲层。可以在去除第一牺牲层121的空间中形成第一栅电极gsl和w11至w1n。因此，可以形成第一堆叠结构st1。
226.然后，可以在第一沟槽t1中形成下子切割结构bc_1_b。可以在第二沟槽t2中形成第三预子切割结构bc_3’。
227.参考图27，可以形成第一支撑层130和第一连接131。可以在第一预切割图案(图26的136)中形成第一支撑层130和第一连接131。例如，可以使用掩模案化第一预切割图案(图26的136)和第三预子切割结构(图26的bc_3’)。
228.因此，可以形成包括第一支撑层130和第一连接131的第一切割图案133和第三子切割结构bc_3。可以在去除第一预切割图案(图26的136)的空间中形成第一支撑层130，并且可以在去除第三预子切割结构(图26的bc_3’)的空间中形成第一连接131。
229.参考图28，可以在第一支撑层130上形成包括依次堆叠的第二绝缘层140和第二牺牲层141的第二预堆叠结构st2’。
230.然后，可以形成显露下沟道结构ch_b的第一沟道焊盘156_1的至少一部分的第二沟道孔ch_h2。
231.参考图29，可以在第二沟道孔(图28的ch_h2)中形成上沟道结构ch_u。上沟道结构ch_u可以包括如图9所说明的第二半导体图案150_2、第二信息存储图案152_2、第二填充图案154_2和第二沟道焊盘156_2。因此，可以形成沟道结构ch。
232.然后，可以在第二预堆叠结构st2’上形成第一层间绝缘膜165。
233.然后，可以在下子切割结构bc_1_b上形成穿透第一层间绝缘膜165和第二预堆叠结构st2’的第三沟槽t3。在一些示例实施例中，第三沟槽t3可以延伸到下子切割结构bc_1_b的至少一部分。可以在第一连接131上形成穿透第二预电极结构st2’的第二子切割沟槽bc_2_t。
234.然后，参考图9，可以去除由第三沟槽t3和第二子切割沟槽bc_2_t显露的第二牺牲层141。可以形成在去除第二牺牲层141的空间中形成第二栅电极wl21至wl2n。
235.然后，可以形成填充第三沟槽t3的上子切割结构bc_1_u。因此，可以形成第一子切割结构bc_1，并且第一子切割结构bc_1的侧壁可以具有阶梯。此外，可以形成填充第二子切割沟槽bc_2_t的第二子切割结构bc_2。
236.然后，形成第二支撑层170、第二切割图案173、位线接触177和位线180，并且因此可以执照图9所示的半导体存储器件。
237.在结束详细描述时，本领域普通技术人员将理解，可以对示例实施例做出许多变化和修改，而基本上不脱离本发明构思的原理。因此，所公开的示例实施例仅用于一般性和描述性意义，而不是用于限制的目的。