埋入式栅极及其制作方法与流程

1.本发明涉及半导体存储器件技术领域，尤其涉及一种埋入式栅极及其制作方法。


背景技术：

2.为提升动态随机存取存储器的集成度以加快器件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式字线动态随机存取存储器，用于增加存储单元的晶体管积集度及改善器件特性，以满足上述需求。
3.由于动态随机存取存储器器件本身的尺寸很小，所以往往会因为工艺限制而影响有源区的面积，使得栅极沟道(形成于字线沟槽两侧的源极和漏极之间的部分)长度变短，产生明显的短沟道效应，从而影响器件本身的性能。


技术实现要素：

4.本发明提供了一种埋入式栅极及其制作方法，以改善因器件尺寸变小所引起的短沟道效应。
5.本发明实施例提供了一种埋入式栅极的制作方法，包括：
6.提供基底；
7.在所述基底中形成字线沟槽；
8.对所述字线沟槽的表面进行处理，以在所述字线沟槽的表面形成凹型结构；
9.在所述字线沟槽内形成导电层，所述导电层的表面具有与所述凹型结构相匹配的凸型结构。
10.在其中一个实施例中，所述在所述字线沟槽的表面形成凹型结构，包括：
11.在所述字线沟槽的表面形成多个半球形硅晶颗粒；
12.以多个所述半球形硅晶颗粒为掩膜，对所述字线沟槽的表面进行刻蚀，形成所述凹型结构；
13.去除多个所述半球形硅晶颗粒。
14.在其中一个实施例中，采用lpcvd工艺形成所述半球多晶硅颗粒，所述lpcvd工艺中的反应气体包括sih4，反应温度范围为500℃～600℃，反应压力范围为0.1torr～0.5torr。
15.在其中一个实施例中，在所述字线沟槽内形成所述导电层，包括：
16.形成金属材料层，所述金属材料层覆盖所述基底的上表面，并填满所述字线沟槽和所述凹型结构；
17.去除覆盖所述基底的上表面的所述金属材料层以及位于所述字线沟槽内的部分所述金属材料层，保留的所述金属材料层作为所述导电层。
18.在其中一个实施例中，在形成所述金属材料层之前，还包括：
19.形成栅绝缘层，所述栅绝缘层覆盖所述字线沟槽的表面和所述凹型结构的表面；
20.在所述栅绝缘层表面形成金属阻挡层，所述金属阻挡层位于所述栅绝缘层与所述
导电层之间。
21.在其中一个实施例中，所述制作方法还包括：
22.形成绝缘填充层，所述绝缘填充层覆盖所述基底表面且填充所述字线沟槽。
23.基于同一发明构思，本发明实施例还提供了一种埋入式栅极，包括：
24.基底；
25.字线沟槽，位于所述基底内，且所述字线沟槽的表面具有凹槽结构；以及
26.导电层，位于所述字线沟槽内，且所述导电层的表面具有与所述凹槽结构相匹配的凸起结构。
27.在其中一个实施例中，所述埋入式栅极还包括栅绝缘层，所述栅绝缘层位于所述导电层与所述基底之间。
28.在其中一个实施例中，所述导电层包括金属层。
29.在其中一个实施例中，所述埋入式栅极还包括金属阻挡层，所述金属阻挡层位于所述栅绝缘层与所述金属层之间。
30.综上，本发明提供了一种埋入式栅极及其制作方法。其中埋入式栅极的制作方法包括：提供基底；在所述基底中形成字线沟槽；对所述字线沟槽的表面进行处理，以在所述字线沟槽的表面形成凹型结构；在所述字线沟槽内形成导电层，所述导电层的表面具有与所述凹型结构相匹配的凸型结构。本发明中，通过先在字线沟槽的表面形成凹型结构，然后再在所述字线沟槽内形成其表面具有与所述凹型结构相匹配的凸型结构的导电层，从而在不改变字线沟槽宽度的前提下，通过改变字线结构的形状来增大字线沟槽长度，进而解决因器件尺寸变小所导致的短沟道效应，提高器件性能。
附图说明
31.图1为本发明实施例提供的一种半导体器件的制作方法流程图；
32.图2-图7为本发明实施例提供的逐步刻蚀后的半导体结构的结构示意图；
33.其中，附图标记如下：
34.基底-100，字线沟槽-200，凹型结构-210，导电层-300，凸型结构-310，栅绝缘层-400，金属阻挡层-500，绝缘填充层-600，半球形硅晶颗粒-700。
具体实施方式
35.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
37.应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂
类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
38.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
39.可以理解，由于动态随机存取存储器器件本身的尺寸很小，并且受工艺条件的限制，使得有源区面积减小，从而导致栅极沟道长度变短，当栅极沟道长度减短至一定尺寸后，就会引发短沟道效应，例如，阈值电压变小，工作电流降低，热载流子效应加重，以及阈值特性退化导致器件无法关断等问题。
40.基于此，本发明实施例提供了一种埋入式栅极的制作方法，请参见图1，所述埋入式栅极的制作方法包括：
41.步骤s110，提供基底100；
42.步骤s120，在所述基底100中形成字线沟槽200；
43.步骤s130，对所述字线沟槽200的表面进行处理，以在所述字线沟槽200的表面形成凹型结构210；
44.步骤s140，在所述字线沟槽200内形成导电层300，所述导电层300的表面具有与所述凹型结构210相匹配的凸型结构310。
45.可以理解，由于器件本身的尺寸很小，并且受工艺条件的限制，使得有源区面积减小，从而导致栅极沟道长度变短，当栅极沟道长度减短至一定尺寸后，就会引发短沟道效应，例如，阈值电压变小，工作电流降低，热载流子效应加重，以及阈值特性退化导致器件无法关断等。
46.基于此，本发明实施例中，首先在所述基底100中形成字线沟槽200，该字线沟槽200的宽度为标准的字线沟槽200宽度；然后，对所述字线沟槽200的表面进行刻蚀，在所述字线沟槽200的表面形成凹型结构210；最后，在所述字线沟槽200内形成导电层300，所述导电层300的表面具有与所述凹型结构210相匹配的凸型结构310，通过所述凹型结构210和所述凸型结构310增大导电层300与字线沟槽200之间的相对面积，从而在保证栅极沟道的宽度不变的前提下，增大栅极沟槽的长度，以改善因器件尺寸变小所导致的短沟道效应。
47.为了便于描述本发明，下面按照工艺步骤的先后顺序，对本发明提供的半导体器件的制作方法进行详细的描述。
48.执行步骤s110，提供基底100。一般的，所述基底100可包括硅衬底、外延硅衬底、硅锗衬底或硅覆绝缘衬底等半导体衬底，但不以此为限，本领域技术人员熟知的任何用于承载半导体集成电路组成元件的基材均可。
49.本实施例中，在所述基底100上形成浅沟槽隔离结构(未图示)和有源区(未图示)，其中所述浅沟槽隔离结构将所述有源区与周围环境隔离开。当待制作的半导体器件为存储器时，浅沟槽隔离结构可以将有源区隔离成阵列排布，以制作存储器的存储阵列。所述浅沟
槽隔离结构可以包括位于所述基底100中的浅沟槽和填充所述浅沟槽的隔离材料，所述隔离材料可以包括通过热氧化工艺形成并覆盖在所述浅沟槽的衬氧化层(line oxide)以及位于衬氧化层的表面上并填满所述浅沟槽的二氧化硅，由此提高浅沟槽隔离结构的隔离性能。
50.此外，在其他一些实施例中，所述基底100包括soi(silicon-on-insulator，绝缘衬底上的硅)衬底，soi衬底包括硅材料层(未图示)、背衬底(未图示)以及夹设在所述硅材料层和所述背衬底之间的氧化材料层(未图示)。
51.可以理解，本实施例中采用soi衬底，在刻蚀所述字线沟槽200的过程中可以利用所述氧化材料作为刻蚀停止层，便于控制字线沟槽200的深度。并且，所述氧化材料层可以消除衬底基板中的漏电流影响，进一步提高半导体器件的效能。另，所述硅材料层可以是未掺杂的硅材料层或掺杂的硅材料层，掺杂的硅材料层可以是经n型或p型掺杂的硅材料层。
52.在形成基底100后，执行步骤s120，在所述基底100上形成字线沟槽200。请参见图2，本实施例中，形成字线沟槽200的步骤主要包括：
53.1)对所述有源区进行掺杂，以在字线沟槽200两侧分别形成源极(未图示)和/或漏极(未图示)，具体的，单个有源区中形成两个字线沟槽200时，两个字线沟槽200之间为公有的源极，两个字线沟槽200外侧分别对应漏极。可以理解的是，所述源极和所述漏极在工艺流程中的形成时间可根据实际工艺情况进行调整，本实施例并不对此进行限制。例如，源极和漏极也可以在形成字线沟槽200之后形成，还可以在形成导电层300之后形成。
54.2)形成硬掩膜层，具体的，可通过沉积工艺在具有浅沟槽隔离结构和衬氧化层的表面沉积掩膜材料，形成硬掩膜层。其中，所述沉积工艺包括化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)等。本实施例中，通过在所述基板表面依次衬底有机掩膜材料和硬掩膜材料，分别形成有机掩膜材料层和硬掩膜材料层，叠层设置的有机掩膜材料层和硬掩膜材料层共同构成所述硬掩膜层。通常采用含碳有机材料形成所述有机掩膜材料层；采用氮化硅、氮氧化硅、碳氮化硅、金属氮化物、金属氧化物和金属碳化物中的一种或多种形成所述硬掩膜材料层，优选为氮化硅(sin)，因为氮化硅材料具有易获取、成本低、制造方法成熟等优点，且与衬氧化层中的氧化硅具有较高的刻蚀选择比。
55.3)图案化所述硬掩膜层，形成贯穿所述硬掩膜层的开口图形，所述开口图形定义出了字线沟槽200。具体的，可以利用匹配的掩膜板，通过在所述硬掩膜材料层上涂覆一层光刻胶，利用激光器通过光罩照射所述光刻胶层，引起曝光区域的光刻胶发生化学反应；再通过显影技术溶解去除曝光区域或未曝光区域的光刻胶(前者称正性光刻胶，后者称负性光刻胶)，将光罩上的图案转移到光刻胶层，形成用于定义字线沟槽200的图案。然后，以具有所述图案的光刻胶层为掩膜板，刻蚀硬掩膜层至衬氧化层表面，以形成具有开口图形的图案化硬掩膜层。
56.4)去除光刻胶，并以图案化的硬掩膜层为掩膜继续向下刻蚀，以在所述基板的有源区中形成字线沟槽200。在一些实施例中，多个有源区呈阵平行交错分布，每一所述有源区均为长条状，在单个有源区上形成的沟槽数量不限。通常情况下，单个有源区中形成有两个字线沟槽200。本实施例中，在所述有源区上形成埋伏导电层300的字线沟槽200。所述字线沟槽200为等间距平行排列，并且单个有源区上有两个所述字线沟槽200。
57.请参见图3和图4，在形成字线沟槽200后，通过执行步骤s130在所述字线沟槽200
的侧壁和底表面上形成凹型结构210，以增大栅极沟道的长度。在其中一个实施例中，所述在所述字线沟槽200的表面形成凹型结构210，包括：
58.在所述字线沟槽200的表面形成多个半球形硅晶颗粒700；
59.以多个所述半球形硅晶颗粒700为掩膜，对所述字线沟槽200的表面进行刻蚀，形成所述凹型结构210；
60.去除多个所述半球形硅晶颗粒700。
61.本实施例中，首先利用hsg工艺在字线沟槽200的表面形成半球形硅晶颗粒700，该过程包括：将形成有字线沟槽200的基板置于反应腔内进行处理，经过处理后沟槽的侧壁和底表面上会形成多个半球形硅晶颗粒700。所述半球形硅晶颗粒700的大小可通过调整反应时间和反应条件进行控制。然后，以多个所述半球形硅晶颗粒700为掩膜，利用干法刻蚀工艺对所述字线沟槽200的表面进行刻蚀，在所述字线沟槽200的侧壁和底表面上形成多个凹型结构210。最后，去除多个所述半球形硅晶颗粒700。
62.一般通过沉积工艺制作半球形硅晶颗粒700，如cvd、pvd和lpcvd等。在其中一个实施例中，采用lpcvd工艺形成所述半球多晶硅颗粒，所述lpcvd工艺中的反应气体包括sih4，反应温度范围为500℃～600℃，反应压力范围为0.1torr～0.5torr。
63.本实施例中，将具有字线沟槽200的降低放置在反应腔内，然后调整反应参数，其中应温度范围为500℃～600℃，反应压力范围为0.1torr～0.5torr。在反应过程中，将sih4气体通入加有小颗粒硅粉的流化床反应炉内进行连续热分解反应，生成粒状多晶硅，并附着在基底100的表面和所述字线沟槽200的表面。另外，还可以以sicl4(或sif4)、h2、hcl的反应气体和冶金硅为原料在高温高压流化床(沸腾床)反应炉内生成sihcl3，将sihcl3再进一步歧化加氢反应生成sih2cl2，继而生成sih4气体；制得的sih4气体通入加有小颗粒硅粉的流化床反应炉内进行连续热分解反应，生成粒状多晶硅并附着在硬掩膜层的表面和所述字线沟槽200的表面。
64.此外，为了减少工艺流程以及降低生产成本，可以先保留硬掩膜层及其表面的半球形硅晶颗粒700，利用硬掩膜层及其表面的半球形硅晶颗粒700保护基底100，避免有源区受到损伤；并且，在对所述字线沟槽200的表面形成凹型结构后，利用包括氢氟酸和氧气的刻蚀气体去除所述半球形硅晶颗粒700，或者通过将形成有凹型结构210的衬底暴露于氯基刻蚀气体(可以包括氯气、三氯化硼、三氟化氯、氯化氢中的一种或多种)中，利用氯基刻蚀气体去除所述半球形硅晶颗粒700；然后通过刻蚀工艺或者化学机械平坦化工艺等去除基底100表面上的衬氧化层和硬掩膜层等，并进一步进行清洗，以暴露出干净的有源区表面、字线沟槽200的侧壁和底表面以及凹型结构210的内表面。
65.请参见图5，在字线沟槽200的表面形成凹型结构210后，在形成所述导电层300之前，还包括：
66.形成栅绝缘层400，所述栅绝缘层400覆盖所述字线沟槽200的表面和所述凹型结构210的表面；
67.在所述栅绝缘层400表面形成金属阻挡层500，所述金属阻挡层500位于所述栅绝缘层400与所述导电层300之间。
68.本实施例中，于所述字线沟槽200的侧壁及底部形成栅绝缘层400，所述栅绝缘层400完全覆盖所述字线沟槽200栅的侧壁和底表面，以及所述凹型结构210的表面；并且栅绝
缘层400延伸至所述字线沟槽200的顶部，其顶部与所述衬底顶部齐平。更具体的，所述栅绝缘层400可通过沉积工艺或热氧化工艺在所述基底100上表面、所述字线沟槽200的侧壁和底部以及所述凹型结构210的表面上形成氧化硅材料层，然后通过刻蚀工艺或化学机械研磨工艺去除所述基底100上表面的氧化硅材料，保留所述沟槽的侧壁和底部以及所述凹型结构210的表面上的氧化硅材料层，形成所述栅绝缘层400。此外，还可以利用高k(介电常数k大于7)介质材料替代所述氧化硅材料，常用的高k介质材料包括ta2o5、tio2、al2o3、pr2o3、la2o3、laalo3、hfo2、zro2或其它组分的金属氧化物。
69.在形成栅绝缘层400后，利用沉积工艺形成阻挡材料层，阻挡材料层覆盖所述基底100的上表面以及所述栅绝缘层400的表面；然后通过刻蚀或化学机械研磨工艺去除基底100的上表面的阻挡材料层，并将保留的阻挡材料层作为金属阻挡层500。本实施例中，所述金属阻挡层500能够防止导电层300中的导电材料扩散至栅绝缘层，导致影响栅绝缘层的性能。此外，所述金属阻挡层500还具有增强导电层300与栅绝缘层之间的粘附力的作用。另外，为确保所述金属阻挡层500能够为导电层300提供足够的保护，形成的金属阻挡层500可以具有多层堆叠复合结构。
70.在其中一个实施例中，所述金属阻挡层500采用氮化钛(tin)材料制作。氮化钛材料层与栅绝缘层400的组合相比于单独设置栅绝缘层400，有利于提高介电常数、缩小栅长度、提高驱动电流以及降低阈值电压。
71.请参见图6，在形成金属阻挡层500后，执行步骤s140，在所述字线沟槽200内形成导电层300，所述导电层300的表面具有与所述凹型结构210相匹配的凸型结构310。在其中一个实施例中，在所述字线沟槽200内形成所述导电层300，包括：
72.形成金属材料层，所述金属材料层覆盖所述基底100的上表面，并填满所述字线沟槽200和所述凹型结构210；
73.去除覆盖所述基底100的上表面的所述金属材料层以及位于所述字线沟槽200内的部分所述金属材料层，保留的所述金属材料层作为所述导电层300。
74.本实施例中，通过cvd或pvd等沉积工艺形成金属材料层，所述金属材料层填满所述字线沟槽200和凹型结构210，且覆盖所述金属阻挡层500的表面和所述基底100的上表面；然后，去除覆盖所述金属阻挡层500的上表面和所述基底100的上表面的金属材料以及位于字线沟槽200内的部分高度的金属材料层，以使金属材料层的上表面低于所述基底100的上表面，以形成埋入式栅极。具体的，所述金属材料包括钨、钴、锰、铌、镍、钼等导电性良好的金属材料一种或多种。另外，在一些实施例中，为了减少工艺、降低成本，可利用同一道刻蚀工艺对阻挡材料层和金属材料层进行刻蚀，以形成金属阻挡层500和导电层300。
75.在其他一些实施例中，所述导电层300包括堆叠的金属材料层和半导体导电材料层(未图示)。本实施例中，所述半导体导电材料层的材料包括多晶硅、锗化硅，砷化镓、磷化镓、硫化镉、硫化锌中的任一种或其任意组合。所述半导体导电材料层与所述金属材料层共同构成双功函数栅极。本实施例通过设置堆叠的导电层300可有效解决栅诱导漏极泄漏电流问题。
76.另外，在该双功函数栅极的制程中，经过热制程之后，会出现金属层中的金属向多晶硅层中扩散的问题，从而影响多晶硅层性能。基于此，在其中一个实施例中，所述埋入式栅极还包括在所述金属材料层和多晶硅材料层之间形成等电位介质层的步骤，利用所述等
电位介质层作为金属阻挡层500防止金属材料层中的导电材料向半导体导电材料层扩散，同时使金属材料层与半导体导电材料层连通形成等电位，改善器件性能。本实施例中，可采用氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的任一种或其任意组合形成所述等电位介质层。
77.请参见图7，在其中一个实施例中，所述埋入式栅极的制作方法还包括：
78.形成绝缘填充层600，所述绝缘填充层600覆盖所述基底100表面且填充所述字线沟槽200。
79.本实施例中，形成的所述导电层300的顶部低于所述字线沟槽200的顶部，以增大所述导电层300和后续形成的存储节点插塞以及位线连接插塞的距离，减少寄生电容。利用氮化硅等具有加高的带宽和良好的绝缘性能的低k介质材质填充满字线沟槽200，可以起到很好的保护和绝缘效果。此外，所述填充绝缘层与所述基底100的上表面齐平，形成平坦的表面，有利于在其上方形成其它结构。
80.基于同一发明构思，本发明实施例还提供了一种埋入式栅极。请继续参见图7，所述埋入式栅极包括基底100、字线沟槽200和导电层300。
81.其中，所述字线沟槽200位于所述基底100内，且所述字线沟槽200的表面具有凹槽结构。
82.所述导电层300位于所述字线沟槽200内，且所述导电层300的表面具有与所述凹槽结构相匹配的凸起结构。
83.本实施例中，通过在所述字线沟槽200的表面形成有凹槽结构，以及在所述导电层300表面设置具有与所述凹型结构210相匹配的凸型结构310，通过所述凹型结构210和所述凸型结构310增大导电层300与字线沟槽200之间的相对面积，从而在保证栅极沟道的宽度不变的前提下，增大栅极沟槽的长度，以改善因器件尺寸变小所导致的短沟道效应。
84.在其中一个实施例中，所述导电层300包括金属层。本实施例中，采用钨、钴、锰、铌、镍、钼等导电性良好的金属材料一种或多种形成所述金属层。
85.在其中一个实施例中，所述导电层300包括叠层设置的金属层和半导体导电层300，其中所述半导体导电层300位于所述金属层的上方。本实施例中，所述半导体导电材料层的材料包括多晶硅、锗化硅，砷化镓、磷化镓、硫化镉、硫化锌中的任一种或其任意组合。所述半导体导电材料层与所述金属材料层共同构成双功函数栅极。本实施例通过设置堆叠的导电层300可有效解决栅诱导漏极泄漏电流问题。
86.另外，在该双功函数栅极的制程中，经过热制程之后，会出现金属层中的金属向多晶硅层中扩散的问题，从而影响多晶硅层性能。基于此，在其中一个实施例中，所述埋入式栅极还包括在所述金属材料层和多晶硅材料层之间的等电位介质层，利用所述等电位介质层作为金属阻挡层500防止第一导电层300中的导电材料向第二导电层300扩散，同时使第一导电层300与第二导电层300连通形成等电位，改善器件性能。本实施例中，可采用氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的任一种或其任意组合形成所述等电位介质层。
87.在其中一个实施例中，所述埋入式栅极还包括金属阻挡层500，所述金属阻挡层500位于所述栅绝缘层400与所述金属层之间。本实施例中，所述金属阻挡层500能够防止导电层300中的导电材料扩散至栅绝缘层，导致影响栅绝缘层的性能。此外，所述金属阻挡层
500还具有增强导电层300与栅绝缘层之间的粘附力的作用。另外，为确保所述金属阻挡层500能够为导电层300提供足够的保护，形成的金属阻挡层500可以具有多层堆叠复合结构。另，本实施例所述金属阻挡层500可采用氮化钛(tin)材料制作。氮化钛材料层与栅绝缘层400的组合相比于单独设置栅绝缘层400，有利于提高介电常数、缩小栅长度、提高驱动电流以及降低阈值电压。
88.在其中一个实施例中，所述埋入式栅极还包括栅绝缘层400，所述栅绝缘层400位于所述导电层300与所述基底100之间。本实施例中，所述栅绝缘层400完全覆盖所述字线沟槽200栅的侧壁和底表面，以及所述凹型结构210的表面；并且栅绝缘层400延伸至所述字线沟槽200的顶部，其顶部与所述衬底顶部齐平。此外，所述栅绝缘层400的制作材料可以氧化硅；在其他一些实施例中，还可以利用高k(介电常数k大于7)介质材料替代所述氧化硅材料，常用的高k介质材料包括ta2o5、tio2、al2o3、pr2o3、la2o3、laalo3、hfo2、zro2或其它组分的金属氧化物。
89.在其中一个实施例中，所述埋入式栅极还包括绝缘填充层600。本实施例中，所述导电层300的顶部低于所述字线沟槽200的顶部，可增大所述导电层300和后续形成的存储节点插塞以及位线连接插塞的距离，减少寄生电容。利用氮化硅等具有加高的带宽和良好的绝缘性能的低k介质材质填充满字线沟槽200，可以起到很好的保护和绝缘效果。此外，所述填充绝缘层与所述基底100的上表面齐平，形成平坦的表面，有利于在其上方形成其它结构。
90.综上，本发明提供了一种埋入式栅极及其制作方法。其中埋入式栅极的制作方法包括：提供基底100；在所述基底100中形成字线沟槽200；对所述字线沟槽200的表面进行处理，以在所述字线沟槽200的表面形成凹型结构210；在所述字线沟槽200内形成导电层300，所述导电层300的表面具有与所述凹型结构210相匹配的凸型结构310。本发明中，通过先在字线沟槽200的表面形成凹型结构210，然后再在所述字线沟槽200内形成其表面具有与所述凹型结构210相匹配的凸型结构310的导电层300，从而在不改变字线沟槽200宽度的前提下，通过改变字线结构的形状来增大字线沟槽200长度，进而解决因器件尺寸变小所导致的短沟道效应，提高器件品质。
91.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
92.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。