缩放控制器、显示装置与数据处理方法与流程

1.本发明系关于一种数据处理方法，尤指一种动态地执行帧率转换的数据处理方法，以根据取得于显示面板无法支持之帧率(frame rate)的输入影像信号时，产生具有显示面板可支持之帧率的输出影像信号。


背景技术：

2.一般而言，为了确保输出影像信号的低延迟性与同步性，缩放控制器(scalar)的输入接口与输出接口可运作于帧同步模式(frame sync mode)。于帧同步模式中，由输出接口所发出并提供后端显示面板的垂直同步信号vsync(vertical synchronization)系同步地根据输入接口自影像来源所接收到的垂直同步信号产生。
3.然而，当输入影像信号取得于显示面板无法支持之帧率时，若以帧同步模式运作，则输出影像信号的帧率也会是显示面板无法支持之帧率，如此将发生显示异常的问题。
4.为解决上述问题，需要一种新颖的数据处理方法，可动态地于需要时执行帧率转换，用以根据取得于显示面板无法支持之帧率的输入影像信号时，产生具有显示面板可支持之帧率的输出影像信号，且输出影像信号之延迟亦可符合规范要求之低延迟。


技术实现要素：

5.本发明之一目的在于根据取得于显示面板无法支持之帧率的输入影像信号时，产生具有显示面板可支持之帧率的输出影像信号，且输出影像信号之延迟符合规范要求之低延迟。
6.根据本发明之一实施例，一种缩放控制器包括输入接口、输出垂直同步脉冲产生电路与数据缓存电路。输入接口用以接收一输入垂直同步脉冲与输入影像数据。输出垂直同步脉冲产生电路耦接输入接口，用以响应于输入垂直同步脉冲对应地产生第一输出垂直同步脉冲与第一输出请求。数据缓存电路用以缓存输入影像数据，并且响应于第一输出请求对应地根据输入影像数据输出一第一输出帧。输出垂直同步脉冲产生电路更根据第一输出垂直同步脉冲与第一既定周期产生第二输出垂直同步脉冲与第二输出请求，并且数据缓存电路更响应于第二输出请求对应地根据输入影像数据输出第二输出帧。
7.根据本发明之另一实施例，一种显示装置包括缩放控制器与显示面板。缩放控制器自一影像源接收一输入垂直同步脉冲与输入影像数据，根据输入垂直同步脉冲产生复数输出垂直同步脉冲，以及根据输入影像数据产生复数输出帧。显示面板耦接至缩放控制器，用以根据输出垂直同步脉冲显示输出帧。输出垂直同步脉冲包括至少第一输出垂直同步脉冲与第二输出垂直同步脉冲，输出帧包括至少第一输出帧与第二输出帧，缩放控制器响应于输入垂直同步脉冲对应地产生第一输出垂直同步脉冲，以及响应于第一输出垂直同步脉冲对应地输出第一输出帧。缩放控制器更根据第一输出垂直同步脉冲与一第一既定周期产生第二输出垂直同步脉冲，以及响应于第二输出垂直同步脉冲对应地输出第二输出帧。
8.根据本发明之另一实施例，一种数据处理方法包括：自一影像源接收一输入垂直
per second，缩写fps)(例如，24fps、25fps、30fps)相较于现今一般使用的帧率为极低帧率，则影像源200可于当前帧的控制信号传输区间将帧率控制信号fps_ctrl之信号位准由第一状态切换为第二状态，用以通知显示装置100次一帧为依循hdmi 2.1 cinema vrr传输之低帧率影像数据。
17.测量电路110-3可自输入接口110-1取得输入垂直同步信号vsync_in与输入影像数据data，并根据输入垂直同步信号vsync_in与输入影像数据data测量各帧所对应之帧率。一般而言，一帧所对应之帧率系由此帧所对应之vsync脉冲与次一帧所对应之vsync脉冲所定义，测量电路110-3可根据相邻的两个vsync脉冲所间隔的时间的倒数取得一帧所对应之帧率。
18.输出垂直同步脉冲产生电路110-4用以根据输入垂直同步信号vsync_in与帧率控制信号fps_ctrl产生输出垂直同步信号vsync_out以及输出请求out_req，输出垂直同步信号vsync_out可包括复数输出vsync脉冲。
19.数据缓存电路110-5用以缓存输入影像数据data，并且根据输出请求out_req将缓存之影像数据输出作为输出影像数据data_out，输出影像数据data_out可包括复数输出帧。
20.输出接口110-2耦接至显示面板120，用以将输出垂直同步信号vsync_out与输出影像数据data_out提供给显示面板120。显示面板120可根据输出垂直同步信号vsync_out之输出vsync脉冲对应地显示输出帧。
21.为了避免发生前述显示异常的问题，根据本发明之一实施例，于处理低帧率的影像数据时(例如，低于显示面板120所能支持的最低帧率)，缩放控制器110可根据一个输入vsync脉冲产生复数输出vsync脉冲，以及根据输入影像数据data产生复数输出帧，藉此将输出帧所对应之帧率提高至显示面板120可支持的帧率范围，同时确保输出影像信号的低延迟性与同步性。其中，显示面板120可支持的帧率范围通常被记录于延伸显示能力识别数据(extended display identification data，缩写edid)内，edid可被储存于缩放控制器110之一内部记忆体(图未示)或被定义于其系统程序代码中。
22.图2系显示根据本发明之一实施例所述之数据处理方法流程图。数据处理方法可包括由缩放控制器110所执行之以下步骤：
23.步骤s202:自影像源接收输入vsync脉冲与输入影像数据。
24.步骤s204:根据输入vsync脉冲产生复数输出vsync脉冲。
25.步骤s206:根据输入影像数据产生复数输出帧。
26.更具体的说，响应于输入vsync脉冲，输出垂直同步脉冲产生电路110-4可先对应地产生第一输出vsync脉冲。于本发明之实施例中，如同帧同步模式的操作，第一输出vsync脉冲系同步地根据输入vsync脉冲被产生，例如，输出垂直同步脉冲产生电路110-4可直接将接收到的输入vsync脉冲提供给显示面板120。于此，同步地根据输入vsync脉冲产生输出vsync脉冲系指接收到输入vsync脉冲的时间点与产生输出vsync脉冲的时间点之间仅包括合理的电路传输延迟，例如，经由缩放控制器110内部的数个线缓冲电路所需的延迟时间。
27.此外，输出垂直同步脉冲产生电路110-4亦根据第一输出vsync脉冲对应地产生第一输出请求。响应于第一输出请求，数据缓存电路110-5对应地根据缓存之输入影像数据产生第一输出帧。例如，数据缓存电路110-5响应于第一输出请求将接收到的输入帧输出作为
第一输出帧，使得缩放控制器110可响应于第一输出vsync脉冲透过输出接口110-2对应地将输入帧输出作为第一输出帧。
28.接着，输出垂直同步脉冲产生电路110-4更根据第一输出vsync脉冲与一既定周期产生第二输出vsync脉冲。于本发明之实施例中，第一输出vsync脉冲与第二输出vsync脉冲所间隔的时间可根据此既定周期被设计。例如，第一输出vsync脉冲与第二输出vsync脉冲所间隔的时间可相等于此既定周期。输出垂直同步脉冲产生电路110-4亦根据第二输出vsync脉冲对应地产生第二输出请求。
29.响应于第二输出请求，数据缓存电路110-5对应地根据缓存之输入影像数据产生第二输出帧。例如，数据缓存电路110-5响应于第二输出请求再次将接收到的输入帧输出作为第二输出帧，使得缩放控制器110可响应于第二输出vsync脉冲透过输出接口110-2对应地将输入帧输出作为第二输出帧。
30.于本发明之实施例中，对应于一个输入vsync脉冲(与一个输入帧)，由缩放控制器110所产生之输出vsync脉冲(与输出帧)的数量可根据显示面板120可支持的帧率与输入帧率的差异或倍数关系决定。例如，当输入帧率的n倍频在显示面板120可支持的帧率范围中，则缩放控制器110可根据一个输入vsync脉冲(与一个输入帧)产生n个输出vsync脉冲(与n个输出帧)，使得各输出帧所对应之输出帧率高于输入帧率，且各输出帧所对应之输出帧率均为显示面板120所能支持的帧率。
31.图3系显示根据本发明之一实施例所述之输入影像信号与输出影像信号范例，其中横轴为时间轴，所述之输入/输出影像信号包括输入/输出vsync脉冲(于图3中以向上的箭头表示)以及输入/输出影像数据(于图3中一方形代表一帧)。
32.于此范例中，n＝2，即，一张输入帧画面时间相等于两张输出帧画面时间。缩放控制器110根据输入vsync脉冲301对应地产生两个输出vsync脉冲311与312，以及根据输入vsync脉冲302对应地产生两个输出vsync脉冲321与322。此外，缩放控制器110亦根据输入帧f1对应地产生两个输出帧f11与f12，以及根据输入帧f2对应地产生两个输出帧f21与f22。
33.假设输入vsync脉冲301与302所间隔的时间为40毫秒(ms)，则输入帧f1所对应的输入帧率为25hz，低于显示面板120所能支持的最低帧40hz。于本发明之实施例中，所述既定时间可被设定为20毫秒，其对应于显示面板120所支持之一帧率50hz。缩放控制器110(或，输出垂直同步脉冲产生电路110-4)可先同步地根据输入vsync脉冲301产生输出vsync脉冲311，以及数据缓存电路110-5对应地将所缓存的帧输出作为输出帧f11。接着缩放控制器110于计数20毫秒后，自行产生另一输出vsync脉冲312，及数据缓存电路110-5再次将所缓存的帧输出作为输出帧f12，其中输出帧f11、输出帧f12可与输入帧f1内容相同。藉此操作，输出帧f11与输出帧f12所对应的输出帧率被提高为50hz，其高于输入帧率25hz，并且为显示面板120所能支持之一帧率。
34.于本发明之实施例中，缩放控制器110并不限于藉由均分两输入vsync脉冲所间隔的时间提高输出帧率。两个输入vsync脉冲所间隔的时间亦可被不均等的切分，同样可达到提高输出帧率的结果。
35.假设输入帧f2所对应的输入帧率为25hz，显示面板120所能支持的最低帧30hz。缩放控制器110(或，输出垂直同步脉冲产生电路110-4)亦可将所述既定时间设定为10毫秒，
其对应于显示面板120所支持之一帧率100hz。同样地，缩放控制器110(或，输出垂直同步脉冲产生电路110-4)可先同步地根据输入vsync脉冲302产生输出vsync脉冲321，以及数据缓存电路110-5对应地将所缓存的帧输出作为输出帧f21。接着缩放控制器110于计数10毫秒后，自行产生另一输出vsync脉冲322，及数据缓存电路110-5再次将所缓存的帧输出作为输出帧f22，其中输出帧f21、输出帧f22可与输入帧f2内容相同。藉此操作，输出帧f21与输出帧f22所对应的输出帧率分别被提高为100hz与33hz，其高于输入帧率25hz，并且为显示面板120所能支持之一帧率。
36.于本发明之实施例中，n也可以是大于2的正整数。
37.图4系显示根据本发明之另一实施例所述之输入影像信号与输出影像信号范例。于此范例中，n＝3，即，一张输入帧画面时间相等于三张输出帧画面时间。缩放控制器110根据输入vsync脉冲401对应地产生三个输出vsync脉冲411、412与413，以及根据输入帧f1对应地产生三个输出帧f11、f12与f13。假设输入帧f1所对应的输入帧率为24hz，低于显示面板120所能支持的最低帧40hz，所述既定时间可被设定为1/72秒，其对应于显示面板120所支持之一帧率72hz。
38.缩放控制器110(或，输出垂直同步脉冲产生电路110-4)可先同步地根据输入vsync脉冲401产生输出vsync脉冲411，及数据缓存电路110-5对应地将所缓存的帧输出作为输出帧f11。接着缩放控制器110于计数1/72秒后，自行产生另一输出vsync脉冲412，及数据缓存电路110-5再次将所缓存的帧输出作为输出帧f12。接着缩放控制器110再于计数1/72秒后，自行产生又一输出vsync脉冲413，及数据缓存电路110-5再次将所缓存的帧输出作为输出帧f13，其中输出帧f11、f12与f13可与输入帧f1内容相同。
39.藉此操作，输出帧f11、f12与f13所对应的输出帧率被提高为72hz，其高于输入帧率24hz，并且为显示面板120所能支持之一帧率。
40.需注意的是，于本发明的实施例中，前述既定时间需对应于显示面板120所支持之帧率范围被选择与设计，才能使得输出帧率落入显示面板120所支持之帧率范围。
41.以n＝2为例，假设输入帧率为f1，输出帧率为fa与fb1，则对应于输出帧率fa的既定时间的设计须使得以下式(1)条件可满足，且须使fa与fb1为显示面板所支持之帧率:
[0042][0043]
于本发明之实施例中，由于缩放控制器110需透过测量电路110-3测量与当前帧(输入帧)相邻的两个vsync脉冲所间隔的时间才能得知输入帧所对应的输入帧率，因此，当可能的输入帧率为已知的时，可根据可能的输入帧率与n的数值设计欲达到的输出帧率，并产生对应的一或多组设定值，使得缩放控制器110在采用设定值后，无论输入的低帧率为何，均可使输出帧率提高并且落入显示面板120所支持之帧率范围。
[0044]
表格1系显示根据本发明之一实施例所述之第一组设定所达成的输出帧率。
[0045] 24hz25h30hz第一输出帧率48hz48hz48hz第二输出帧率48hz52hz80hz
[0046]
表格1:第一组设定所达成的输出帧率
[0047]
于此范例中，n＝2，并且可能的输入帧率为24hz、25hz与30hz。于第一组设定中，将
产生第一输出vsync脉冲与第二输出vsync脉冲的时间间隔(即，前述之既定周期)固定为1/48秒，则第一输出帧率可被固定为48hz，第二输出帧率即为输入帧画面时间减去既定周期后所得之剩余画面时间的倒数，其依输入帧率而异，第二输出帧率可以是如表格1所示之48hz、52hz或80hz。
[0048]
换言之，当缩放控制器110决定采用第一组设定处理低帧率影像数据后，于侦测到影像源200将帧率控制信号fps_ctrl之信号位准由第一状态切换为第二状态时，缩放控制器110先同步地根据尔后接收到的输入vsync脉冲产生第一输出vsync脉冲，接着再于计数1/48秒后，自行产生第二输出vsync脉冲。藉此操作，第一输出帧所对应的输出帧率被提高为48hz，第二输出帧所对应的输出帧率则依输入帧率可以是如表格1所示之48hz、52hz或80hz。另一方面，于侦测到影像源200将帧率控制信号fps_ctrl之信号位准由第二状态切换回第一状态时，缩放控制器110无需再执行帧率转换。
[0049]
表格2系显示根据本发明之另一实施例所述之第二组设定所达成的输出帧率。
[0050] 24hz25h30hz第一输出帧率60hz60hz60hz第二输出帧率40hz42hz60hz
[0051]
表格2:第二组设定所达成的输出帧率
[0052]
于此范例中，n＝2，并且可能的输入帧率为24hz、25hz与30hz。于第二组设定中，将既定周期固定为1/60秒，则第一输出帧率可被固定为60hz，第二输出帧率依输入帧率而异，可以是如表格1所示之40hz、42hz或60hz。
[0053]
于决定用于处理低帧率影像数据的设定值时，若n＝3，可基于相似概念将产生第一输出vsync脉冲与第二输出vsync脉冲的时间间隔(例如，第一既定周期)固定为一第一定值，以及将产生第二输出vsync脉冲与第三输出vsync脉冲的时间间隔(例如，第二既定周期)固定。藉由设定第一输出帧率与第二输出帧率，第三输出帧率可自然形成。n》3的情况则以此类推。
[0054]
于本发明之实施例中，于一设定中的第一输出帧率可被选择为可能的输入帧率之其中一者的整数倍。此外，当可用于处理低帧率影像数据的设定值多于一组时，可根据显示面板120所支持之帧率范围与各组设定所达成的输出帧率选择使用哪组设定值。例如，若第一组设定所达成的输出帧率均落入显示面板120所支持之帧率范围，则可选择第一组设定。反之，若第一组设定所达成的输出帧率无法均落入显示面板120所支持之帧率范围，但第二组设定所达成的输出帧率均落入显示面板120所支持之帧率范围，则可选择第二组设定。
[0055]
藉由本发明所提出之数据处理方法，动态地根据帧率控制信号fps_ctrl之信号位准以及前述低帧率影像数据的设定值执行帧率转换，以产生具有显示面板可支持之帧率的输出影像信号，且输出影像信号之延迟亦可符合规范要求之低延迟。此外，本发明并不限于应用于处理hdmi 2.1 cinema vrr低帧率影像，亦可被应用于处理任何需要执行帧率转换的数据处理场景。
[0056]
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。
[0057]
【符号说明】
[0058]
100:显示装置
[0059]
110:缩放控制器
[0060]
110-1:输入接口
[0061]
110-2:输出接口
[0062]
110-3:测量电路
[0063]
110-4:输出垂直同步脉冲产生电路
[0064]
110-5:数据缓存电路
[0065]
120:显示面板
[0066]
200:影像源
[0067]
data:输入影像数据
[0068]
data_out:输出影像数据
[0069]
fps_ctrl:帧率控制信号
[0070]
out_req:输出请求
[0071]
vsync_in:输入垂直同步信号
[0072]
vsync_out:输出垂直同步信号
[0073]
301,302,401,402:输入vsync脉冲
[0074]
311,312,321,322,411,412,413:输出vsync脉冲
[0075]
f1,f2,f11,f12,f13,f21,f22:帧