晶圆级封装方法以及封装结构与流程

1.本发明实施例涉及半导体封装技术领域，尤其涉及一种晶圆级封装方法以及封装结构。


背景技术：

2.随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ball grid array，bga)、芯片尺寸封装(chip scale package，csp)、晶圆级封装(wafer level package，wlp)、三维封装(3d)和系统封装(system in package，sip)。
3.目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装(wafer level package system in package，wlpsip)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
4.在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要实现两者的电性连接。


技术实现要素：

5.本发明实施例解决的问题是提供一种晶圆级封装方法以及封装结构，在实现晶圆级封装的同时，提高封装效率和封装可靠性、降低封装成本。
6.为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一互连电极和外接电极；提供多个第二芯片，所述第二芯片的表面具有裸露的第二互连电极；利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二互连电极和第一互连电极上下相对，围成空腔，且所述第二芯片露出所述外接电极；在键合后，形成填充于所述空腔中的电镀互连结构、以及凸出于所述外接电极表面的电镀互连凸块。
7.相应的，本发明实施例提供一种封装结构，包括：基底，所述基底中形成有第一芯片，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一互连电极和外接电极；第二芯片，键合于所述第一芯片的第一表面上，所述第二芯片的表面具有裸露的第二互连电极，所述第二互连电极和所述第一互连电极上下相对，且所述第二芯片露出所述外接电极；键合层，位于第二芯片和第一芯片之间；电镀互连结构，位于所述第二互连电极和所述第一互连电极之间，且电连接所述第二互连电极和所述第一互连电极；电镀互连凸块，凸出于所述外接电极表面。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供形成有多个第一芯片的第一器件晶圆以及第二芯片，第一芯片
的第一表面具有裸露的且相间隔的第一互连电极和外接电极，第二芯片的表面具有裸露的第二互连电极，并利用键合层将第二芯片键合于第一芯片的第一表面上，第二互连电极和第一互连电极上下相对，围成空腔，且第二芯片露出外接电极，随后形成填充于空腔中的电镀互连结构、以及凸出于外接电极表面的电镀互连凸块；其中，本发明实施例形成电镀互连结构和电镀互连凸块，从而实现晶圆级封装，而且，受到第一器件晶圆的制造工艺的影响，外接电极的表面通常低于第一芯片的表面，因此，通过电镀互连凸块将外接电极的电性引出，电镀互连凸块凸出于外接电极的表面，这易于打线(wire bond)工艺的进行，焊线与电镀互连凸块的连接性能更高，从而有利于提高封装可靠性，再次，在形成电镀互连结构的同时，形成电镀互连凸块，这有利于提高封装效率；此外，第二芯片键合于第一芯片的表面，并露出外接电极，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势。综上，本发明实施例在实现晶圆级封装的同时，提高封装效率和封装可靠性、降低封装成本。
10.可选方案中，所述电镀互连凸块的上表面为平坦面，从而保证后续焊线粘结可靠性。
附图说明
11.图1至图6是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.在集成电路封装领域中，需要将两种不同功能或者结构的裸芯片集成在一起，也就是采用三维立体堆叠模式的sip，这种封装不仅需要将两片裸芯片键合以实现物理连接，同时还需要实现两者的电性连接。
13.其中，最典型的封装方式可以是：1)通过固化胶将上下裸芯片立体堆叠至基板上，并采用打线(wire bond)工艺将两个裸芯片的引线焊盘引线至基板上；2)通过固化胶将上下裸芯片立体堆叠至基板上，并采用wire bond工艺将上裸芯片的引线焊盘引线至下裸芯片的引线焊盘上，再将下裸芯片的引线焊盘引线至基板上；3)通过预制于上裸芯片表面的凸点焊(bump)或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用wire bond将下裸芯片的引线焊盘引线至基板上；4)通过预制于上裸芯片表面的凸点焊或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用预制于下裸芯片内的硅通孔互连(tsv)结构将下裸芯片的引线焊盘连至下裸芯片的背面。
14.其中，wire bond工艺是一种常用的电连接工艺。然而，在器件晶圆的制造过程中，在裸芯片中，引线焊盘露出的位置通常利用介质层进行保护以防止短路，从而导致引线焊盘的表面低于介质层的表面(即裸芯片中引线焊盘的表面通常低于该裸芯片的表面)，也就是说，裸芯片中形成露出引线焊盘的凹槽。
15.相应的，由于裸芯片中引线焊盘的表面通常低于该裸芯片的表面，这会增加wire bond工艺的工艺难度，从而降低由wire bond工艺形成的焊线与引线焊盘的电连接性能，进而降低封装可靠性。
16.为了解决所述技术问题，本发明实施例提供形成有多个第一芯片的第一器件晶圆以及第二芯片，第一芯片的第一表面具有裸露的且相间隔隔离的第一互连电极和外接电
极，第二芯片的表面具有裸露的第二互连电极，并利用键合层将第二芯片键合于第一芯片的第一表面上，第二互连电极和第一互连电极上下相对，围成空腔，且第二芯片露出外接电极，随后进行电镀工艺，形成填充于空腔中的电镀互连结构、以及凸出于外接电极表面的电镀互连凸块；其中，本发明实施例利用电镀工艺形成电镀互连结构和电镀互连凸块，从而实现晶圆级封装，而且，受到第一器件晶圆的制造工艺的影响，外接电极的表面通常低于第一芯片的表面，因此，通过电镀互连凸块将外接电极的电性引出，电镀互连凸块凸出于外接电极的表面，这易于打线工艺的进行，焊线与电镀互连凸块的连接性能更高，从而有利于提高封装可靠性，再次，在形成电镀互连结构的同时，形成电镀互连凸块，这有利于提高封装效率；此外，第二芯片键合于第一芯片的表面，并露出外接电极，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势。综上，本发明实施例在实现晶圆级封装的同时，提高封装效率和封装可靠性、降低封装成本。
17.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
18.图1至图6是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
19.参考图1，提供形成有多个第一芯片110的第一器件晶圆(cmos wafer)100，第一芯片110包括相对的第一表面110a和第二表面110b，第一表面110a具有裸露的且相间隔的第一互连电极130和外接电极120。
20.所述封装方法用于实现晶圆级系统封装，第一器件晶圆100用于在后续工艺中与待集成芯片进行键合。
21.本实施例中，第一器件晶圆100采用集成电路制作技术所制成，第一器件晶圆100包括衬底。作为一种示例，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
22.本实施例中，第一器件晶圆100包括相对的晶圆正面和晶圆背面，晶圆背面指的是第一器件晶圆100中衬底的底部表面。
23.第一器件晶圆100中形成有多个第一芯片110，第一芯片110的第一表面110a具有第一互连电极130和外接电极120，且在第一表面110a的边缘处，第一互连电极130和外接电极120被裸露。其中，第一表面110a与晶圆正面为同一表面，第一互连电极130和外接电极120均为第一芯片110的互连引线焊盘(pad)，用于实现第一芯片110与其他芯片或电路结构的电连接。
24.本实施例中，第一互连电极130和外接电极120与第一芯片110中不同的电路结构电连接。
25.本实施例中，后续在第一芯片110上键合第二芯片，第二芯片的第二互连电极和第一互连电极130上下相对，围成空腔，并通过电镀工艺，形成填充于空腔中的电镀互连结构、以及凸出于外接电极120表面的电镀互连凸块，且电镀互连结构和电镀互连凸块相隔离，从而实现两者的电隔离。
26.因此，第一互连电极130和外接电极120的最小间距不宜过小。如果第一互连电极130和外接电极120的最小间距过小，则电镀互连结构和电镀互连凸块容易桥接(bridge)或
者融合(merge)，从而对封装可靠性产生不良影响。为此，本实施例中，第一互连电极130和外接电极120的最小间距为3微米。
27.还需要说明的是，在其他实施例中，根据电路设计，第一互连电极也可以和外接电极实现电连接。
28.本实施例中，后续在第一芯片110上键合第二芯片，第一互连电极130用于实现与第二芯片的电连接。外接电极120用于将第一芯片110以及相对应的第二芯片构成的芯片模块的电性引出，从而实现该芯片模块与其他具有电路结构的基板的电连接。
29.需要说明的是，第一互连电极130和外接电极120露出的位置利用介质层(未标示)进行保护以防止短路，且在第一器件晶圆100的制作过程中，通过对介质层进行刻蚀以暴露第一互连电极130和外接电极120，因此，第一互连电极130和外接电极120的表面低于第一表面110a，即第一表面110a形成有分别露出第一互连电极130和外接电极120的凹槽。
30.还需要说明的是，为了便于图示，本实施例以第一器件晶圆100中形成有五个第一芯片110为例进行说明。但第一芯片110的数量不仅限于五个。
31.参考图2，提供多个第二芯片200，第二芯片200的表面具有裸露的第二互连电极210。
32.第二芯片200作为晶圆级系统封装中的待集成芯片。
33.第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片等功能芯片。
34.后续将多个第二芯片200集成于第一器件晶圆100上，并在第一器件晶圆100上完成封装集成制程，以实现晶圆级封装，从而大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。
35.本实施例中，第二芯片200的数量与第一芯片110的数量相同。在其他实施例中，第一芯片和第二芯片的数量也可以不同。
36.本实施例中，第二芯片200采用集成电路制作技术所制成，第二芯片200包括衬底。对第二芯片200的衬底的描述，可结合参考前述对第一芯片110的相关描述，在此不再赘述。
37.第二芯片200的表面具有第二互连电极210，且在第二芯片200的表面边缘处，第二互连电极210被裸露，第二互连电极210为第二芯片200的互连引线焊盘。本实施例中，第二芯片200包括相对的芯片正面和芯片背面，第二互连电极210位于芯片正面，即芯片正面露出第二互连电极210。其中，芯片背面指的是第二芯片200中衬底的底部表面。
38.需要说明的是，第二芯片200可以具有第一芯片110类似的表面结构，第二互连电极210露出的位置利用介质层(未标示)进行保护以防止短路，且第二互连电极210的表面低于第二芯片200的表面，即第二芯片200的表面形成有露出第二互连电极210的凹槽。
39.还需要说明的是，第二芯片200的尺寸小于第一芯片110的尺寸，从而在将第二芯片200键合至第一芯片110上后，第二芯片200能够露出第一芯片110的外接电极120。
40.继续参考图2，利用键合层140将第二芯片200键合于第一芯片110的第一表面110a(如图1所示)上，第二互连电极210和第一互连电极130上下相对，围成空腔10，且第二芯片200露出第一芯片110的外接电极120。
41.通过将第二芯片200键合于第一芯片110上，实现第二芯片200与第一晶圆100的系
统集成。
42.而且，第二芯片200键合于第一表面110a上，以便于实现第二芯片200与第一芯片110的电连接。
43.此外，第二芯片200露出第一芯片110的外接电极120，使所述封装方法能够与打线工艺相兼容，也就是说，能够为连接外接电极120的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，且不会导致封装结构高度的增加。
44.本实施例中，在键合后，第二互连电极210和第一互连电极130上下相对，围成空腔10，第二互连电极210和第一互连电极130位于空腔10内。
45.空腔10用于填充电镀体，从而形成电连接第二互连电极210和第一互连电极130的电镀互连结构。第一互连电极130所在的凹槽和第二互连电极210所在的凹槽扣合形成空腔10，空腔10不密闭，以便于电镀体能够填充至空腔10中。
46.作为一种示例，每个第二芯片200以芯片级的方式单独与第一器件晶圆100上对应的第一芯片110实施键合，以便于能够精准地将每个第二芯片200键合至预设的位置处。
47.本实施例中，利用键合层140将第二芯片200键合于第一表面110a上。键合层140具有一定厚度，以便于形成不密闭的空腔10。
48.本实施例中，键合层140具有粘性，从而能够实现黏着键合，黏着键合的键合温度低，有利于减小对芯片性能的影响，而且，黏着键合的工艺简单。
49.具体地，键合层140的材料为光敏材料，从而能够通过光刻工艺实现图形化，进而降低对电极的损伤。
50.本实施例中，键合层140为干膜(dry film)。在其他实施例中，也可以采用其他类型的粘接层，例如，粘片膜(die attach film，daf)。
51.本实施例中，在第一互连电极130和外接电极120露出的第一表面110a形成键合层140后，将第二芯片200键合至第一表面110a上。键合层140形成于第一器件晶圆100上，从而能够在同一步骤中，在多个第一芯片110上形成键合层140，进而提高封装效率。
52.而且，键合层140露出第一互连电极130和外接电极120，从而形成不密闭的空腔10。
53.在其他实施例中，也可以在第二芯片上形成键合层后，再将第二芯片键合至第一芯片上。
54.需要说明的是，键合层140的厚度不宜过小，也不宜过大。
55.如果键合层140的厚度过小，容易导致键合层140的粘接力不足，从而降低第二芯片200与第一器件晶圆100的键合强度。
56.后续电镀体会填充于空腔10中以形成电镀互连结构，并同时沉积在外接电极120表面，以形成凸出于外接电极120表面的电镀互连凸块，通过使电镀互连凸块凸出于第一芯片110的第一表面110a，以便于打线工艺的进行。键合层140的厚度会影响空腔10的高度，空腔10的高度相应会影响电镀互连结构和电镀互连凸块的高度，且空腔10的高度越大，电镀互连结构和电镀互连凸块的体积也越大。如果键合层140的厚度过小，则容易导致空腔10的高度过小，从而增加后续电镀体填充于空腔10时的难度，且容易导致电镀互连凸块的高度过小，从而难以显著降低打线工艺的难度；如果厚度过大，则相应会导致后续所形成封装结构的厚度过大，不利于器件小型化的发展，而且，随着电镀互连结构和电镀互连凸块的体积
变大，电镀互连结构和电镀互连凸块发生桥接或者融合的概率也会变高。为此，本实施例中，键合层140的厚度是5微米至50微米。
57.本实施例中，利用光学对准工艺实现键合。在第二芯片200和第一器件晶圆100的制备过程中，第二芯片200和第一芯片110的表面有相对应的光学对准标记，因此，能够采用光学对准工艺实现键合，从而有利于提高键合精度。
58.其中，所述光学对准工艺采用的光源包括红外光源或可见光源。作为一种示例，所述光学对准工艺采用红外光源，以进一步提高对准精度。
59.在其他实施例中，根据实际情况，也可以采用机械对准的方式实现键合。例如，当芯片表面未形成有对准标记时。
60.需要说明的是，本实施例以黏着键合为例进行说明，在其他实施例中，还可以采用其他键合方式将第二芯片键合至第一器件晶圆上，例如，通过氧化硅-氧化硅熔融键合的方式实现键合。
61.参考图3，在键合后，形成填充于空腔10(如图2所示)中的电镀互连结构31、以及凸出于外接电极120表面的电镀互连凸块32。
62.电镀互连结构31用于实现第一互连电极130和第二互连电极210之间的电连接，从而实现第二芯片200和第一器件晶圆100的互连封装。
63.电镀互连凸块32将第一芯片110的电性引出，从而为后续的封装制程做准备。例如，后续能够通过电镀互连凸块32，实现第一芯片110与其他基板(例如，电路板)的电连接。
64.本实施例利用电镀工艺形成电镀互连结构31和电镀互连凸块32，通过电镀工艺，可在空腔10中实现良好的填充效果，从而提高电连接的可靠性，而且，通过选用电镀工艺，能够实现晶圆级封装。
65.其中，受到第一器件晶圆100的制造工艺的影响，外接电极120的表面通常低于第一芯片110的第一表面110a，因此，通过电镀互连凸块32将外接电极120的电性引出，电镀互连凸块32凸出于外接电极120的表面，这易于后续打线工艺的进行，焊线与电镀互连凸块32的连接性能更高，从而有利于提高封装可靠性；此外，在形成电镀互连结构31的同时，形成电镀互连凸块32，这有利于提高封装效率。综上，本实施例能够在实现晶圆级封装的同时，提高封装效率和封装可靠性。
66.本实施例中，进行电镀工艺，使电镀体从第二芯片200的边界填充至空腔10中，空腔10中的电镀体与第一互连电极130和第二互连电极210均相接触，从而实现第一互连电极130和第二互连电极210的电连接。
67.由于第二芯片200露出第一芯片110的外接电极120，因此，外接电极120暴露在电镀工艺的工艺环境中，因此，电镀体向空腔10内填充的同时，还会在外接电极120进行沉积，从而在外接电极120表面形成电镀互连凸块32。电镀互连结构31和电镀互连凸块32在同一步骤中形成，提高了封装良率。
68.本实施例中，所述电镀互连凸块32的上表面为平坦面，从而保证后续焊线粘结可靠性。
69.本实施例中，电镀工艺为无极电镀(即化学镀)。具体地，键合后的第二芯片200和第一器件晶圆100放置到含有金属离子的溶液(例如，化学镀银、镀镍、镀铜等溶液)中，不需要通电，根据氧化还原反应原理，利用强还原剂使金属离子还原成金属而沉积在第一互连
电极130、第二互连电极210和外接电极120的表面，形成致密金属镀层，经过一段反应时间之后，金属镀层将空腔10填满，从而形成电镀互连结构31和电镀互连凸块32。
70.通过采用无极电镀，不需要通电，电镀体沉积在裸露的电极表面，从而减小对电极在芯片内部的互连方式的要求，工艺灵活性更高。
71.其中，空腔10具有一定高度，这使得电镀互连凸块32也具有一定高度，电镀互连凸块32凸出于外接电极120表面。
72.本实施例中，电镀互连结构31和电镀互连凸块32的材料相同，均包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
73.需要说明的是，在其他实施例中，根据电路设计需求，当第一互连电极和外接电极需要实现电连接时，也能够通过使电镀互连结构和电镀互连凸块相接触或者相融合的方式，实现第一互连电极和外接电极的电连接。
74.参考图4，形成电镀互连结构31和电镀互连凸块32后，所述封装方法还包括：切割第一器件晶圆100(如图3所示)形成芯片模块(未标示)，芯片模块包括键合在一起的第二芯片200和第一芯片110。
75.切割第一器件晶圆100后，第二芯片200与相对应的第一芯片110构成独立的芯片模块，从而为后续将芯片模块键合至其他基板上做准备。
76.第一器件晶圆100中通常设有纵横交错的切割道(scribe line)，且该切割道设置于第一器件晶圆100上任意相邻的两个第一芯片110之间，因此，沿切割道对第一器件晶圆100进行切割。
77.本实施例中，先从第一表面110a对第一芯片110之间的第一器件晶圆100进行部分刻蚀，形成沟槽(图未示)，然后对第二表面110b进行背面减薄处理，以暴露出沟槽，从而将各个第一芯片110分离。
78.由于刻蚀工艺具有范围较宽的工艺窗口，因此能够刻蚀出较窄的切割道，从而能够降低第二芯片200、电镀互连结构31或电镀互连凸块32受损的概率，也能够改善第一芯片110的崩边现象，降低第一芯片110内部的有效电路受损的概率，从而有利于获得完好的独立堆叠体，进而有利于提高封装可靠性。
79.而且，对第二表面110b进行背面减薄处理，可实现更轻、更薄以及体积更小的晶圆级芯片封装。
80.在其他实施例中，也可以采用激光切割的方式或者机械切割的方式进行切割。
81.需要说明的是，本实施例中，第二芯片200以芯片级的方式键合于第一器件晶圆100上。在其他实施例中，第二芯片也可以以晶圆级的方式键合于第一器件晶圆上。
82.具体地，提供多个第二芯片的步骤中，第二芯片位于第二器件晶圆中；在键合的步骤中，相应将第二器件晶圆键合至第一器件晶圆上。因此，切割第一器件晶圆之前，所述封装方法还包括：切割第二器件晶圆，分离各个第二芯片。
83.作为一种示例，在进行电镀工艺之前，切割第二器件晶圆。通过先切割第二器件晶圆，能够更好地暴露空腔，以便于电镀体进入空腔中。对第二器件晶圆的切割工艺的描述，可参考前述对第一器件晶圆的切割工艺的相应描述，在此不再赘述。
84.参考图5，切割第一器件晶圆100(如图3所示)后，所述封装方法还包括：将第一芯片110的第二表面110b(如图1所示)粘接至基板300上，基板300中具有电路结构310。
85.通过将第二表面110b(如图1所示)粘接至基板300上，从而为后续的打线工艺做准备，以便于利用基板300中的电路结构310向由第一芯片110和第二芯片200构成的芯片模块提供电路信号，或者，利用基板300中的电路结构310实现该芯片模块与其他芯片或其他基板的电连接。
86.本实施例中，基板300可以为pcb板(printed circuit board，印刷电路板)。在其他实施例中，基板也可以为fpc板(flexible printed circuit board，柔性电路板)或转接(interposer)板等其他类型的基板。
87.本实施例中，通过粘合层230，将第二表面110b(如图1所示)粘接至基板300上。作为一种示例，粘合层230可以为粘片膜。
88.继续参考图5，利用打线(wire bond)工艺形成焊线220，焊线220电连接电镀互连凸块32与基板300中的电路结构310。
89.焊线220使得电镀互连凸块32与电路结构310实现电连接，从而实现由第一芯片110和第二芯片200构成的芯片模块和基板300的系统集成。
90.打线工艺是集成电路封装工艺中最常采用的电路连接方式，其方式使将细金属线或金属带按顺序打在芯片与引脚架或封装基板的键合点上而形成电路连接。打线工艺与目前封装工艺的兼容性较高，具有工艺简单、成本低的优势，因此，通过采用打线工艺，有利于降低封装成本。
91.本实施例中，焊线220为金属导线，例如为：金线或铝线。
92.本实施例中，焊线220的最高处低于第二芯片200背向第一芯片110的表面。后续制程还会形成至少覆盖电镀互连结构31、电镀互连凸块32和焊线220的覆盖层，通过使焊线220的最高处低于第二芯片200背向第一芯片110的表面，能够将电镀互连结构31、电镀互连凸块32和焊线220均掩埋在覆盖层中，同时，易于使得封装结构的厚度较小。
93.在其他实施例中，焊线的最高处也可以和第二芯片背向所述芯片的表面齐平。
94.参考图6，形成焊线220后，所述封装方法还包括：形成至少覆盖电镀互连结构31、电镀互连凸块32和焊线220的覆盖层250。
95.覆盖层250对第一芯片110和第二芯片200起到固定作用，用于使第一芯片110和第二芯片200实现封装集成。而且，覆盖层250用于实现对电镀互连结构31、电镀互连凸块32和焊线220的绝缘、密封以及保护。
96.因此，覆盖层250的材料为绝缘材料。本实施例中，覆盖层250的材料包括介电材料和塑封材料中的一种或两种，介电材料可以为氧化硅、氮化硅或者其他介电材料。
97.本实施例中，覆盖层250的材料为塑封材料。具体地，覆盖层250的材料可以为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。
98.作为一种示例，可以采用注塑(injection molding)工艺形成覆盖层250。
99.本实施例中，覆盖层250还覆盖第二芯片200背向第一芯片110的表面，从而将第二芯片200、第一芯片110、电镀互连结构31、电镀互连凸块32和焊线220均掩埋在内，从而有利于提高封装可靠性。
100.在其他实施例中，覆盖层的顶面也可以和第二芯片背向第一芯片的表面齐平，或者，覆盖层覆盖第二芯片的部分侧壁。
101.相应的，本发明还提供一种封装结构。图6是本发明封装结构一实施例的结构示意图。
102.所述封装结构包括：基底(未标示)，基底中形成有第一芯片110，第一芯片110包括相对的第一表面110a和第二表面110b，第一表面110a具有裸露的且相间隔的第一互连电极130和外接电极120；第二芯片200，键合于第一芯片110的第一表面110a上，第二芯片200的表面具有裸露的第二互连电极210，第二互连电极210和第一互连电极130上下相对，且第二芯片200露出外接电极120；键合层140，位于第二芯片200和第一芯片110之间；电镀互连结构31，位于第二互连电极210和第一互连电极130之间，且电连接第二互连电极210和第一互连电极130；电镀互连凸块32，凸出于外接电极120表面。
103.电镀互连结构31和电镀互连凸块32利用电镀工艺形成，从而使得所述封装结构能够通过晶圆级封装的方式获得，而且，受到芯片制造工艺的影响，外接电极120的表面通常低于第一芯片110的表面，因此，通过电镀互连凸块32将外接电极120的电性引出，电镀互连凸块32凸出于外接电极120的表面，这易于打线工艺的进行，焊线与电镀互连凸块32的连接性能更高，从而有利于提高封装结构的性能，再次，电镀互连结构31和电镀互连凸块32能够在同一步骤中形成，这有利于提高封装效率；此外，第二芯片200键合于第一芯片110的表面，并露出外接电极120，这能够为连接外接电极120的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势。综上，本实施例在实现晶圆级封装的同时，提高封装效率和封装可靠性、降低封装成本。
104.本实施例中，所述封装结构为切割后获得的结构，因此，基底为芯片级基底，即基底包括一个第一芯片110。在其他实施例中，所述封装结构也可以为未经切割的结构，相应的，基底为晶圆级基底，即基底为晶圆，晶圆中形成有多个第一芯片。
105.本实施例中，第一芯片110采用集成电路制作技术所制成，第一芯片110包括衬底。作为一种示例，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
106.本实施例中，第一芯片110包括相对的第一表面110a和第二表面110b。作为一种示例，第二表面110b是第一芯片110中衬底的底部表面。
107.第一芯片110的第一表面110a具有第一互连电极130和外接电极120，且在第一表面110a的边缘处，第一互连电极130和外接电极120被裸露。其中，第一互连电极130和外接电极120均为第一芯片110的互连引线焊盘(pad)，用于实现第一芯片110与其他芯片或电路结构的电连接。
108.本实施例中，所述封装结构包括芯片模块，所述芯片模块包括键合在一起的第二芯片200和第一芯片110构成，外接电极120用于将芯片模块的电性引出，从而实现该芯片模块与其他具有电路结构的基板的电连接。
109.本实施例中，第一互连电极130和外接电极120与第一芯片110中不同的电路结构电连接。
110.本实施例中，根据电路设计需求，电镀互连结构31和电镀互连凸块32相隔离，从而实现两者的电隔离。
111.因此，第一互连电极130和外接电极120的最小间距不宜过小。如果第一互连电极130和外接电极120的最小间距过小，则电镀互连结构31和电镀互连凸块32容易桥接(bridge)或者融合(merge)，从而对封装可靠性产生不良影响。为此，本实施例中，第一互连电极130和外接电极120的最小间距为3微米。
112.还需要说明的是，在其他实施例中，根据电路设计，第一互连电极也可以和外接电极实现电连接。
113.需要说明的是，第一互连电极130和外接电极120露出的位置利用介质层(未标示)进行保护以防止短路，且在第一芯片110的制作过程中，通过对介质层进行刻蚀以暴露第一互连电极130和外接电极120，因此，第一互连电极130和外接电极120的表面低于第一表面110a。
114.第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片等功能芯片。
115.本实施例中，第二芯片200采用集成电路制作技术所制成，第二芯片200包括衬底。对第二芯片200的衬底的描述，可结合参考前述对第一芯片110的相关描述，在此不再赘述。
116.第二芯片200的表面具有第二互连电极210，且在第二芯片200的表面边缘处，第二互连电极210被裸露，第二互连电极210为第二芯片200的互连引线焊盘。本实施例中，第二芯片200包括相对的芯片正面和芯片背面，第二互连电极210位于芯片正面，即芯片正面露出第二互连电极210。其中，芯片背面指的是第二芯片200中衬底的底部表面。
117.需要说明的是，第二芯片200可以具有第一芯片110类似的表面结构，第二互连电极210露出的位置利用介质层(未标示)进行保护以防止短路，且第二互连电极210的表面低于第二芯片200的表面。
118.还需要说明的是，第二芯片200的尺寸小于第一芯片110的尺寸，从而露出第一芯片110的外接电极120。
119.第二芯片200露出第一芯片110的外接电极120，使所述封装结构能够与打线工艺相兼容，也就是说，能够为连接外接电极120的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，且不会导致封装结构高度的增加。
120.第二芯片200的第二互连电极210和第一芯片110的第一互连电极130上下相对，以便于实现第二芯片200与第一芯片110的电连接。
121.键合层140用于实现第二芯片200和第一芯片110的键合。而且，键合层140具有一定厚度，以便于使第二互连电极210和第一互连电极130上下相对，围成空腔，该空腔用于容纳电镀互连结构31。
122.本实施例中，键合层140具有粘性，从而能够实现黏着键合，黏着键合的键合温度低，有利于减小对芯片性能的影响，而且，黏着键合的工艺简单。
123.具体地，键合层140的材料为光敏材料，从而能够通过光刻工艺实现图形化，进而降低对电极的损伤。
124.本实施例中，键合层140为干膜(dry film)。在其他实施例中，也可以采用其他类型的粘接层，例如，粘片膜(die attach film，daf)。
125.需要说明的是，键合层140的厚度不宜过小，也不宜过大。
126.如果键合层140的厚度过小，容易导致键合层140的粘接力不足，从而降低第二芯片200与第一芯片110的键合强度。
127.而且，通过使电镀互连凸块32凸出于第一芯片110的第一表面110a，以便于打线工艺的进行。键合层140的厚度会影响空腔的高度，空腔的高度相应会影响电镀互连结构31和电镀互连凸块32的高度，且空腔的高度越大，电镀互连结构31和电镀互连凸块32的体积也越大。如果键合层140的厚度过小，则容易导致空腔的高度过小，从而增加形成电镀互连结构31时的电镀体填充于空腔时的难度，且容易导致电镀互连凸块32的高度过小，从而难以显著降低打线工艺的难度；如果厚度过大，则相应会导致封装结构的厚度过大，不利于器件小型化的发展，而且，随着电镀互连结构31和电镀互连凸块32的体积变大，电镀互连结构31和电镀互连凸块32发生桥接或者融合的概率也会变高。为此，本实施例中，键合层140的厚度是5微米至50微米。
128.需要说明的是，在其他实施例中，还可以采用其他键合方式将第二芯片键合至第一芯片上，例如，通过氧化硅-氧化硅熔融键合的方式实现键合。相应的键合层也可以为介质层，例如，氧化硅层。
129.电镀互连结构31用于实现第一互连电极130和第二互连电极210之间的电连接，从而实现第二芯片200和第一芯片110的互连封装。
130.电镀互连凸块32将第一芯片110的电性引出，从而为后续的封装制程做准备。例如，后续能够通过电镀互连凸块32，实现第一芯片110与其他基板(例如，电路板)的电连接。
131.本实施例中，电镀互连结构31和电镀互连凸块32利用电镀工艺形成，通过电镀工艺，可在空腔中实现良好的填充效果，从而提高电连接的可靠性，而且，通过选用电镀工艺，能够实现晶圆级封装。
132.由于第二芯片200露出第一芯片110的外接电极120，因此，外接电极120暴露在电镀工艺的工艺环境中，因此，电镀体向空腔内填充的同时，还会在外接电极120进行沉积，从而在外接电极120表面形成电镀互连凸块32。电镀互连结构31和电镀互连凸块32在同一步骤中形成，提高了封装良率。
133.其中，空腔具有一定高度，这使得电镀互连凸块32也具有一定高度，电镀互连凸块32凸出于外接电极120表面。
134.本实施例中，所述电镀互连凸块32的上表面为平坦面，从而保证焊线粘结可靠性。
135.本实施例中，电镀互连结构31和电镀互连凸块32的材料相同，均包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
136.本实施例中，所述封装结构还包括：基板300，基板300中具有电路结构310；焊线220，电连接电镀互连凸块32与基板300中的电路结构310。其中，第一芯片110的第二表面110b粘接于基板300上。
137.焊线220使得电镀互连凸块32与电路结构310实现电连接，从而实现由第一芯片110和第二芯片200构成的独立芯片模块和基板300的系统集成。通过将第二表面110b粘接至基板300上，并通过焊线220实现第一芯片110和基板300的电连接，以便于利用基板300中的电路结构310向芯片模块提供电路信号，或者，利用基板300中的电路结构310实现该芯片模块与其他芯片或其他基板的电连接。
138.本实施例中，基板300可以为pcb板(printed circuit board，印刷电路板)。在其
他实施例中，基板也可以为fpc板(flexible printed circuit board，柔性电路板)或转接(interposer)板等其他类型的基板。
139.本实施例中，所述封装结构还包括：粘合层230，位于第一芯片110和基板300之间。粘合层230具有粘性，用于将芯片模块固定至基板300上，作为一种示例，粘合层230可以为粘片膜。
140.焊线220采用打线工艺形成。打线工艺是集成电路封装工艺中最常采用的电路连接方式，其方式使将细金属线或金属带按顺序打在芯片与引脚架或封装基板的键合点上而形成电路连接。打线工艺与目前封装工艺的兼容性较高，具有工艺简单、成本低的优势，因此，所述封装结构的封装成本较低。
141.本实施例中，焊线220为金属导线，例如为：金线或铝线。
142.本实施例中，焊线220的最高处低于第二芯片200背向第一芯片110的表面。当形成至少覆盖电镀互连结构31、电镀互连凸块32和焊线220的覆盖层时，通过使焊线220的最高处低于第二芯片200背向第一芯片110的表面，能够将电镀互连结构31、电镀互连凸块32和焊线220均掩埋在覆盖层中，同时，易于使得封装结构的厚度较小。
143.在其他实施例中，焊线的最高处也可以和第二芯片背向所述芯片的表面齐平。
144.本实施例中，所述封装结构还包括：覆盖层250，至少覆盖电镀互连结构31、电镀互连凸块32和焊线220。
145.覆盖层250对第一芯片110和第二芯片200起到固定作用，用于使第一芯片110和第二芯片200实现封装集成。而且，覆盖层250用于实现对电镀互连结构31、电镀互连凸块32和焊线220的绝缘、密封以及保护。
146.因此，覆盖层250的材料为绝缘材料，覆盖层250的材料包括介电材料和塑封材料中的一种或两种，介电材料可以为氧化硅、氮化硅或者其他介电材料。
147.本实施例中，覆盖层250的材料为塑封材料。具体地，覆盖层250的材料可以为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。
148.本实施例中，覆盖层250还覆盖第二芯片200背向第一芯片110的表面，从而将第二芯片200、第一芯片110、电镀互连结构31、电镀互连凸块32和焊线220均掩埋在内，从而有利于提高封装可靠性。在其他实施例中，覆盖层的顶面也可以和第二芯片背向第一芯片的表面齐平，或者，覆盖层覆盖第二芯片的部分侧壁。
149.需要说明的是，本实施例以电镀互连结构31和电镀互连凸块32相隔离为例进行说明。在其他实施例中，根据电路设计需求，当第一互连电极和外接电极需要实现电连接时，电镀互连结构和电镀互连凸块也可以相接触或者相融合。
150.所述封装结构可以采用前述实施例所述的封装方法所形成，也可以采用其他封装方法所形成。对本实施例所述封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
151.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。