浅沟槽隔离结构的制造方法及半导体器件的制造方法与流程

1.本发明涉及半导体制造领域，特别是涉及一种浅沟槽隔离结构的制造方法。


背景技术：

2.在芯片的先进制程中，常常会采用浅沟槽隔离(sti)工艺进行器件隔离，sti结构通常通过氧化硅填充。但在一些辐照等特殊环境中，如：医学影像设备周边、压力容器无损检测现场以及放射性矿藏核电站等区域，形成有浅沟槽隔离的半导体器件经电离辐射，会在其与有源区界面形成空间电荷层(空穴)，致使器件退化，此时芯片的良率与可靠性难以得到保障。随着科技发展，应用于特殊环境芯片的需求与日俱增，采用合适的方法减少器件在上述特殊环境中的漏电，防止器件退化，提高此类产品的良率与可靠性是必需的。


技术实现要素：

3.基于此，有必要提供一种能够使器件适用于上述特殊环境的浅沟槽隔离结构的制造方法及半导体器件的制造方法。
4.一种浅沟槽隔离结构的制造方法，包括：在高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构之前，于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子；高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构，衬底偏压功率为1500-2200w，氧气的流通速率为100-300sccm。
5.在其中一个实施例中，所述于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子的步骤包括第一asi注入和第二asi注入，所述第一asi注入是垂直注入以在浅沟槽隔离结构底部下方形成所需的空穴浓度增加区，所述第二asi注入是倾斜注入以在浅沟槽隔离结构侧面形成所需的空穴浓度增加区。
6.在其中一个实施例中，所述第一asi注入的注入离子为硼离子，所述第二asi注入的注入离子为铟离子。
7.在其中一个实施例中，所述第一asi注入的注入能量为30kev-200kev，注入剂量为2e13-9e13/cm2；所述第二asi注入的注入能量为100kev-800kev，注入剂量为2e13-9e13/cm2。
8.在其中一个实施例中，所述高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构的步骤中，sih4的流通速率为80-150sccm。
9.在其中一个实施例中，所述于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子的步骤之前还包括通过sti光刻和sti刻蚀在所述衬底表面形成沟槽的步骤。
10.在其中一个实施例中，所述在所述衬底表面形成沟槽的步骤之后，所述于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子的步骤之前还包括进行asi光刻的步骤。
11.在其中一个实施例中，所述高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构的步骤中，沉积的温度为50-80摄氏度，沉积的压力为2-7豪托。
12.在其中一个实施例中，所述衬底偏压功率为1500w。
13.在其中一个实施例中，所述第一asi注入在所述第二asi注入之前进行。
14.一种半导体器件的制造方法，通过如前述任一实施例所述的浅沟槽隔离结构的制造方法进行制造，所述半导体器件的关键尺寸为0.18微米以下。
15.在其中一个实施例中，在所述高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构的步骤之后，还包括形成n型的源漏区的步骤，所述于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子的步骤掺杂的p型离子形成的空穴浓度增加区位于两个相邻器件的相邻源漏区之间。
16.在其中一个实施例中，所述半导体器件为nmos器件。
17.上述浅沟槽隔离结构的制造方法及半导体器件的制造方法，在高密度等离子体化学气相沉积(hdpcvd)硅氧化物填充浅沟槽隔离(sti)结构之前，通过p型掺杂增加了衬底在与sti交界处的空穴浓度(即进行有源区与浅沟槽界面掺杂)，这些空穴能够与辐照等特殊环境下感应出的负电荷复合，阻断漏电通道，提升芯片电路的良率与可靠性。而通过调低hdpcvd的衬底偏压功率bias power(即将衬底偏压功率设为1500-2200w)，可以减轻sti下方的等离子体损伤，避免有源区与浅沟槽界面掺杂失效。相应的，对于低衬底偏压功率导致的hdpcvd填充sti能力降低的问题，通过优化hdpcvd氧气的流通速率(100-300sccm)，可以优化hdpcvd填充sti的填充性能，保证sti的硅氧化物填充正常。
附图说明
18.为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
19.图1是一示例性的器件在辐照环境下产生漏电流的示意图；
20.图2是一实施例中浅沟槽隔离结构的制造方法的流程图；
21.图3是空穴浓度增加区将衬底与sti界面处感应出的负电荷复合的示意图；
22.图4是hdpcvd硅氧化物填充sti采用大的衬底偏压功率时sti底部下方的等离子体损伤区域的示意图；
23.图5是hdpcvd硅氧化物填充sti采用小的衬底偏压功率时sti底部下方的等离子体损伤区域的示意图；
24.图6是一实施例中半导体器件的制造方法的流程图；
25.图7是在步骤s670不同的衬底偏压功率下hdpcvd硅氧化物得到器件的漏电流ioff与良率的关系；
26.图8是采用一实施例中半导体器件的制造方法制造的器件在步骤s670hdpcvd硅氧化物后的切片在电子显微镜下的照片；
27.图9是采用一实施例中半导体器件的制造方法制造的另一规格的器件在步骤s670 hdpcvd硅氧化物后的切片在电子显微镜下的照片。
具体实施方式
28.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所
描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
29.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
30.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
31.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
32.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
33.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
34.本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p 型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n 型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n-型代表轻掺杂浓度的n型。
35.sti中填充的氧化硅原子在特殊环境下会吸收能量(射线、粒子等)产生电子-空穴对。参见图1，具有较大迁移率的电子很快离开sti 20中的氧化硅，而迁移率较小的空穴聚
集在sti 20与衬底10界面处的sti 20一侧形成空间正电荷层层，同时在该界面的衬底10一侧建立感应负电荷层。对于由电子形成导电通道的nmos(n沟道金属氧化物半导体场效应管，即图1所示器件结构)而言，通过sti 20隔离的源漏区与衬底10(衬底10在图1示出的区域为n阱)之间存在漏电通道，如图1箭头所示；该漏电通道从一nmos的n 源漏区绕过用于隔离的sti 20隔离到达相邻的一另nmos的n 源漏区，该漏电通道的存在会导致nmos器件功能退化和失效。
36.图2是一实施例中浅沟槽隔离结构的制造方法的流程图，包括以下步骤：
37.s210，于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子。
38.在高密度等离子体化学气相沉积(hdpcvd)硅氧化物填充浅沟槽隔离结构之前，于衬底需要形成浅沟槽隔离结构的位置掺杂p型离子，形成空穴浓度增加区。在一个实施例中，对于两侧不形成源漏区的sti，可以不在该sti区域形成空穴浓度增加区。在一个实施例中，可以在步骤s210之前进行asi光刻，即有源区与浅沟槽接触界面(active area and sti’s interface)光刻，通过光刻胶将不需要形成空穴浓度增加区的区域遮挡。在一个实施例中，hdpcvd的硅氧化物为二氧化硅。
39.s220，高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构。
40.参见图3，空穴浓度增加区30将衬底10与sti 20界面处感应出的负电荷复合，能够阻断因辐照导致的漏电通道，提升芯片电路的良率与可靠性。我们将上述形成空穴浓度增加区解决辐照漏电流的方法简称为asi-imp，即有源区与浅沟槽接触界面区域注入。然而随着节点工艺减小，即器件的关键尺寸(cd)减小，发明人发现器件会出现asi失效的现象。具体分析如下：
41.hdpcvd是一种在同一个反应腔中同步地进行淀积和刻蚀的工艺。具体来说，在常见的hdpcvd淀积无掺杂硅玻璃(un-doped silicate glass，usg)制程中，淀积工艺通常是由sih4和o2的反应来实现，而蚀刻工艺通常是由ar和o2的溅射来完成。在hdpcvd过程中，腔体需要设置top power与side power，实现工艺气体解离，形成等离子体；并且腔体通过设置方向垂直于晶圆的衬底偏压功率bias power，将top power与side power解离出的等离子体拉到晶圆表面。高等离子体密度加上晶圆偏压产生的方向性，使hdpcvd可以填充高深宽比的间隙。
42.发明人认为asi失效的原因是随着器件关键尺寸的减小，sti深宽比增大，对hdpcvd的填充不断提出更高要求，因此通常会通过增加hdpcvd的衬底偏压功率的方式满足填充要求。然而高bias power会导致严重的等离子体损伤(plasma damage，区别于plasma induced damage)，导致asi失效。参见图4，sti 20下方的pd区40为等离子体损伤区域，bias power能够在hdpcvd时将等离子体拉到sti 20底部下方形成pd区40，发明人认为衬底偏压功率越大，pd区40的深度就会越大。pd区40会对空穴浓度增加区30产生影响，导致asi失效，这样图1所示漏电通道将会再次出现，该漏电通道的存在会导致器件功能退化和失效。图4的示例性结构形成sti 20采用的hdpcvd硅氧化物的衬底偏压功率典型值为3000w。本技术在步骤s220中将hdpcvd硅氧化物的衬底偏压功率降低为1500-2200w，能够使pd区40的深度变浅，参见图5，pd区40的深度变浅使得空穴浓度增加区30能够重新阻断漏电通道，因此器件重新恢复作用，电路良率提升。
43.但如前所述，大的衬底偏压功率主要是为了保证hdpcvd硅氧化物对sti的填充效
果(填充能力低会导致hdpcvd硅氧化物填充sti时)。那么为了弥补衬底偏压功率降低导致的填充能力降低问题，本技术在步骤s220中优化了氧气的流通速率，即将氧气的流通速率设置为100-300sccm，可以优化hdpcvd填充sti的填充性能，保证sti的硅氧化物填充正常。
44.综上，上述浅沟槽隔离结构的制造方法，在高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构之前，通过p型掺杂增加了衬底在与sti交界处的空穴浓度，这些空穴能够与辐照等特殊环境下感应出的负电荷复合，阻断漏电通道，提升芯片电路的良率与可靠性。而通过调低hdpcvd的衬底偏压功率bias power，可以减轻sti下方的等离子体损伤，避免有源区与浅沟槽界面掺杂失效。相应的，对于低衬底偏压功率导致的hdpcvd填充sti能力降低的问题，通过优化hdpcvd氧气的流通速率，可以优化hdpcvd填充sti的填充性能，保证sti的硅氧化物填充正常。
45.在进一步的实施例中，步骤s220的hdpcvd的衬底偏压功率降低为1500w。
46.在一个实施例中，步骤s220的hdpcvd的sih4的流通速率为80-150sccm。
47.在一个实施例中，步骤s220的hdpcvd的沉积的温度为50-80摄氏度，沉积的压力为2-7豪托。这些参数设置能够进一步提高hdpcvd硅氧化物对sti的填充能力。
48.在一个实施例中，步骤s210掺杂p型离子是通过asi注入，即加固注入，包括第一asi注入和第二asi注入。第一asi注入是垂直注入以在浅沟槽隔离结构底部下方形成所需的空穴浓度增加区，第二asi注入是倾斜注入以在浅沟槽隔离结构侧面形成所需的空穴浓度增加区。在一个实施例中，第一asi注入在第二asi注入之前进行。
49.在一个实施例中，第一asi注入的注入离子为硼(b)离子，第二asi注入的注入离子为铟(in)离子。
50.在一个实施例中，第一asi注入的注入能量为30kev-200kev，注入剂量为2e13-9e13/cm2；第二asi注入的注入能量为100kev-800kev，注入剂量为2e13-9e13/cm2。
51.在一个实施例中，步骤s210之前还包括通过sti光刻和sti刻蚀在衬底表面形成沟槽的步骤。具体地，可以通过沉积或其他工艺在衬底表面形成一层硬掩膜；在一个实施例中，该硬掩膜可以是氮化硅层。然后通过sti光刻在硬掩膜上形成一光刻胶层，该光刻胶层通过图形转移工艺将需要形成sti的区域露出。光刻后再通过sti刻蚀将光刻胶露出的位置的氮化硅刻蚀去除，其余位置的氮化硅被光刻胶保护因而被保留。从氮化硅被刻蚀掉的位置继续向下刻蚀衬底形成浅沟槽。
52.如前述，步骤s210之前可以进行asi光刻，通过光刻胶将不需要形成空穴浓度增加区的区域遮挡，然后再进行asi注入。asi光刻可以在sti刻蚀之后进行。asi光刻之前需要把sti光刻形成的光刻胶层去除，asi光刻中重新涂布的光刻胶通过图形转移工艺将需要形成空穴浓度增加区的区域露出。
53.一方面，随着科技发展，特殊环境越来越多，如医学影像设备周边、压力容器无损检测现场以及放射性矿藏核电站等区域；另一方面，这些环境需要更高的自动化与智能化，因此此类环境下应用的电路芯片与日俱增；这两方面都导致应用于特殊环境电路芯片的市场需求越来越大，但研发困难，限制了该类芯片的应用发展，其工艺节点的发展更是已落后主流芯片数代。基于以上所有的实施例，本技术还提供一种半导体器件的制造方法，该方法采用所述前述实施例所述的浅沟槽隔离结构的制造方法制造半导体器件，以使器件能够适用于前述的特殊环境。图6是一实施例中半导体器件的制造方法的流程图，包括以下步骤：
54.s610，在衬底表面形成硬掩膜层。
55.提供衬底。衬底可以为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。在本实施例中，衬底的构成材料选用单晶硅。通过沉积或其他工艺在衬底表面形成一层硬掩膜。在一个实施例中，该硬掩膜可以是氮化硅层。
56.s620，sti光刻。
57.通过sti光刻在硬掩膜上形成一光刻胶层，该光刻胶层通过图形转移工艺将要形成sti的区域露出。
58.s630，sti刻蚀。
59.通过sti刻蚀将光刻胶露出的位置的氮化硅刻蚀去除，其余位置的氮化硅被光刻胶保护因而被保留。从氮化硅被刻蚀掉的位置继续向下刻蚀衬底形成浅沟槽。
60.s640，asi光刻。
61.通过光刻胶将不需要形成空穴浓度增加区的区域遮挡，然后再进行asi注入。asi光刻可以在sti刻蚀之后进行。asi光刻之前需要把sti光刻形成的光刻胶层去除，asi光刻中重新涂布的光刻胶通过图形转移工艺将需要形成空穴浓度增加区的区域露出。
62.s650，第一asi注入。
63.第一asi注入是垂直注入以在浅沟槽隔离结构底部下方形成所需的空穴浓度增加区。在一个实施例中，第一asi注入的注入离子为硼(b)离子。在一个实施例中，第一asi注入的注入能量为30kev-200kev，注入剂量为2e13-9e13/cm2。
64.s660，第二asi注入。
65.第二asi注入是倾斜注入以在浅沟槽隔离结构侧面形成所需的空穴浓度增加区。在一个实施例中，第二asi注入的注入离子为铟(in)离子。在一个实施例中，第二asi注入的注入能量为100kev-800kev，注入剂量为2e13-9e13/cm2。
66.s670，高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构。
67.在本实施例中，hdpcvd硅氧化物的衬底偏压功率为1500w，氧气的流通速率为100-300sccm，sih4的流通速率为80-150sccm，沉积的温度为50-80摄氏度，沉积的压力为2-7豪托。在本实施例中，hdpcvd的硅氧化物为二氧化硅。
68.s680，形成n型的源漏区。
69.可以通过本领域习知的工艺形成源漏区(作为器件源极区或漏极区的掺杂区)，例如离子注入工艺。相邻的器件(在本实施例中为两个相邻的nmos)被浅沟槽隔离结构隔开以保证绝缘，因此两个相邻器件的相邻源漏区之间的区域为sti及空穴浓度增加区。
70.上述半导体器件的制造方法，在高密度等离子体化学气相沉积硅氧化物填充浅沟槽隔离结构之前，通过p型掺杂增加了衬底在与sti交界处的空穴浓度，这些空穴能够与辐照等特殊环境下感应出的负电荷复合，阻断漏电通道，提升芯片电路的良率与可靠性。而通过调低hdpcvd的衬底偏压功率bias power，可以减轻sti下方的等离子体损伤，避免有源区与浅沟槽界面掺杂失效。相应的，对于低衬底偏压功率导致的hdpcvd填充sti能力降低的问题，通过优化hdpcvd氧气的流通速率，可以优化hdpcvd填充sti的填充性能，保证sti的硅氧化物填充正常。上述半导体器件的制造方法能够适用于关键尺寸为0.18(例如0.18、0.13、
0.11微米等)微米以下的需要在辐照等特殊下工作的半导体器件，实现了该类特殊芯片向更先进工艺节点的发展。
71.图7是在步骤s670不同的衬底偏压功率下hdpcvd硅氧化物得到器件的漏电流ioff与良率的关系。从图中可以看到，随着衬底偏压功率减小(从3000w降低到1500w)，浅沟槽隔离两侧的两nmos间的漏电流ioff不断减小(从3.1*10-7
a降低到2.7*10-10
a)。与此同时，产品良率从0提高到85％，良率在80％以上就可以达到我们对产品良率的需求。因此hdpcvd菜单中衬底偏压功率降低到1500w，可满足漏电流减小、良率提升的目的。
72.图8和图9分别是采用上述一实施例的半导体器件的制造方法制造的两种不同规格的器件，在步骤s670 hdpcvd硅氧化物后的切片在电子显微镜下的照片。从图8和图9中可以看到sti填充性良好，中心无孔洞，可应用于产品。说明通过菜单的优化，同时实现了填充正常与衬底偏压功率降低的目的。
73.应该理解的是，虽然图2和图6的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2和图6中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
74.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
75.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
76.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。