版图结构、半导体器件结构及其制造方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种版图结构、半导体器件结构及其制造方法。


背景技术：

2.电容器是集成电路中的重要组成单元，广泛运用于存储器、微波、射频、智能卡、高压和滤波等芯片中。在半导体器件中，例如mos（metal-oxide-semiconductor，金属氧化物半导体）器件中，常用的电容器一般包括mim(metal-insulator-metal，简称mim)电容。mim电容器在某些特殊应用中能够提供优于mos电容器或者pn结电容器的电学特性，这是由于mos电容器以及pn结电容器均受限于其本身结构，在工作时电极容易产生空穴层，导致其频率特性降低。而mim电容器可以提供较好的频率以及温度相关特性。但在半导体器件结构中，电容结构通常形成于半导体器件的器件区域，因此需要将电容结构与其相邻的元器件隔离开，由此会占用器件区域的面积，并且电容结构与器件区域的其他器件是不同步形成的，因此，在形成电容结构时，需要增加额外的掩膜层。


技术实现要素：

3.本发明的目的在于提供一种版图结构、半导体器件结构及其制造方法，以避免电容结构占用器件区的面积。
4.本发明的另一目的在于，减少电容结构在制造过程中所使用的掩膜层。
5.为实现上述目的，本发明提供一种半导体器件结构，包括：衬底，所述衬底具有器件区和冗余区；形成于所述器件区的衬底上的互连结构，所述互连结构包括自下而上依次层叠的第一导电层、接触层和第二导电层；形成于所述冗余区的衬底上的电容结构，所述电容结构包括自下而上依次层叠的第一电极层、电极间介质层和第二电极层，所述第一电极层的部分材质与所述第一导电层的材质或所述接触层的材质相同，所述第二电极层的部分材质与所述第一导电层的材质相同，且所述第二电极层的部分材质与所述第二导电层的材质相同。
6.可选的，在所述的半导体器件结构中，所述半导体器件结构还包括形成于所述衬底上的层间介质层，所述层间介质层中具有一接触开口和电容开口，所述电容开口贯穿所述冗余区的部分厚度的所述层间介质层，所述接触开口贯穿所述器件区的部分厚度的所述层间介质层，其中，所述第一导电层嵌设于所述接触开口底部的所述层间介质层中，所述接触层填满所述接触开口并与所述第一导电层电连接，所述第二导电层覆盖所述接触层并延伸覆盖所述器件区的部分所述层间介质层。
7.可选的，在所述的半导体器件结构中，所述第一电极层包括材质不同的第一部分、第二部分和第三部分，所述第一部分嵌设于所述电容开口底部的所述层间介质层中，且所述第一部分的顶表面与所述第一导电层的顶表面平齐，所述第二部分覆盖所述电容开口的侧壁和底部并与所述第一部分电连接，所述第三部分覆盖所述第二部分并与所述第二部分
电连接，所述电极间介质层覆盖所述第一电极层的第三部分。
8.可选的，在所述的半导体器件结构中，所述第二电极层包括第四部分和第五部分，所述第四部分覆盖所述电极间介质层，且所述第四部分中具有对准所述电容开口的电极层开口，所述第五部分填充在所述电极层开口中。
9.可选的，在所述的半导体器件结构中，所述第一电极层的第二部分的材质与所述接触层的材质均为金属钨；所述第二电极层的第四部分的材质和所述第一电极层的第三部分的材质均包括金属钛和氮化钛；所述第一电极层的第一部分的材质、所述第二电极层的第五部分的材质、所述第一导电层的材质和所述第二导电层的材质均为金属铝或金属铜。
10.可选的，在所述的半导体器件结构中，所述层间介质层的材质为氧化硅。
11.可选的，在所述的半导体器件结构中，所述电容结构还包括形成于所述层间介质层上的连接层以及形成于所述层间介质层中的导电插塞，所述导电插塞贯穿所述电极间介质层并与所述第一电极层电连接，所述第一电极层通过所述导电插塞与所述连接层电连接。
12.基于同一发明构思，本发明还提供一种半导体器件结构的制造方法，包括：提供一衬底，所述衬底具有器件区和冗余区；以及，在所述器件区的衬底上形成互连结构，并在所述冗余区的衬底上形成电容结构，所述电容结构包括自下而上依次层叠的第一电极层、电极间介质层和第二电极层，所述互连结构包括自下而上依次层叠的第一导电层、接触层和第二导电层，并且所述第一电极层的部分材质与所述第一导电层的材质或所述接触层的材质相同，所述第二电极层的部分材质与所述第一导电层的材质相同，且所述第二电极层的部分材质与所述第二导电层的材质相同。
13.可选的，在所述的半导体器件结构的制造方法中，所述互连结构和所述电容结构的形成方法包括：在所述器件区的所述衬底上形成第一导电层，并在所述冗余区的所述衬底上形成第一电极层的第一部分，所述第一电极层的第一部分覆盖所述冗余区的部分所述衬底，所述第一导电层覆盖所述器件区的部分所述衬底；在所述衬底上形成层间介质层，所述层间介质层覆盖所述第一导电层、所述第一电极层的第一部分及所述衬底；在所述层间介质层中形成接触开口和电容开口，所述电容开口贯穿所述冗余区的部分厚度的所述层间介质层，并暴露出所述第一电极层的第一部分，所述接触开口贯穿所述器件区的部分厚度的所述层间介质层，并暴露出所述第一导电层；依次形成第一膜层、第二膜层、电极间介质材料层和第三膜层，所述第一膜层填充所述接触开口并延伸覆盖所述电容开口的底壁和侧壁以及所述层间介质层，所述第二膜层覆盖所述第一膜层，所述电极间介质材料层覆盖所述第二膜层，所述第三膜层覆盖所述电极间介质材料层，且所述第三膜层中具有对准所述电容开口的电极层开口；去除所述层间介质层上的所述第三膜层，并保留所述电容开口的底壁和侧壁的所述第三膜层以形成第二电极层的第四部分，以及去除所述层间介质层上的电极间介质材料层，并保留所述电容开口的底壁和侧壁的电极间介质材料层以形成电极间介质层，以及去除所述层间介质层上的第二膜层，并保留所述电容开口的底壁和侧壁的所述第二膜层以形成第一电极层的第三部分，以及去除所述层间介质层上的第一膜层，以及保留所述电容开口的底壁和侧壁的所述第一膜层以形成第一电极层的第二部分，以及保留所述接触开口内的所述第一膜层以形成所述接触层；以及，形成第二导电层和第二电极层的第五部分，所述第二电极层的第五部分填充在所述电极层开口中，所述第二导电层覆盖
所述接触层并延伸覆盖所述器件区的所述层间介质层。
14.基于同一发明构思，本发明还提供一种版图结构，所述版图结构用于制造上述的半导体器件结构，其中，所述版图结构具有相邻的器件版图区和冗余版图区，以及所述版图结构包括：位于所述器件版图区的互连结构版图，所述互连结构版图包括第一导电层图案、第二导电层图案和接触层图案，所述第一导电层图案沿着第一方向延伸，所述第二导电层图案沿着第二方向延伸，且部分所述第二导电层图案与部分所述第一导电层图案重叠，所述接触层图案对准部分所述第二导电层图案与部分所述第一导电层图案的重叠处，其中，所述第一方向与所述第二方向垂直；位于所述冗余版图区并与所述互连结构版图相间隔的电容结构版图，所述电容结构版图包括自下而上依次层叠的第一电极层图案、电极间介质层图案和第二电极层图案。
15.可选的，在所述的版图结构中，所述第一导电层图案、所述接触层图案和所述第二导电层图案、所述第一电极层图案、所述电极间介质层图案和所述第二电极层图案均呈一矩形。
16.可选的，在所述的版图结构中，所述第二电极层图案的尺寸小于所述电极间介质层图案的尺寸，所述电极间介质层图案的尺寸小于所述第一电极层图案的尺寸，且所述电极间介质层图案暴露出部分所述第一电极层图案。
17.可选的，在所述的版图结构中，所述电容结构版图还包括导电插塞图案和连接层图案，所述连接层图案从所述冗余版图区延伸至暴露出的所述第一电极层图案上，所述导电插塞图案位于所述连接层图案和所述第一电极层图案之间。
18.在本发明提供的版图结构、半导体器件结构及其制造方法中，所述半导体器件结构包括形成于器件区的衬底上的互连结构，以及形成于冗余区的衬底上的电容结构，由于所述电容结构形成于所述冗余区的衬底上，从而可避免占用器件区的面积。进一步的，所述电容结构中的第一电极层的部分的材质，与互连结构中的第一导电层的材质或接触层的材质相同，如此一来，所述电容结构中的第一电极层与互连结构中的第一导电层或接触层可在同一工艺步骤中形成，从而节省了掩膜。更进一步的，所述电容结构中的第二电极层的部分材质与所述互连结构中的第二导电层的材质相同，如此一来，所述电容结构中的第二电极层与所述互连结构中的第二导电层可在同一工艺步骤中形成，从而可进一步节省掩膜。
附图说明
19.图1是本发明实施例的半导体器件结构的剖面示意图。
20.图2是本发明实施例的半导体器件结构的制造方法的流程示意图。
21.图3是本发明实施例的半导体器件结构的制造方法形成的衬底的剖面示意图。
22.图4是本发明实施例的半导体器件结构的制造方法中形成的第一导电层和第一电极层的第一部分的剖面示意图。
23.图5是本发明实施例的半导体器件结构的制造方法中形成的层间介质层的剖面示意图。
24.图6是本发明实施例的半导体器件结构的制造方法中形成的接触开口和电容开口的剖面示意图。
25.图7是本发明实施例的半导体器件结构的制造方法中形成的第一膜层、第二膜层
和第三膜层的剖面示意图。
26.图8是本发明实施例的半导体器件结构的制造方法中形成的第一电极层的第二部分、第一电极层的第三部分、第二电极层、电极间介质层和接触层的剖面示意图。
27.图9是本发明实施例的版图结构的结构示意图。
28.100-衬底；101-层间介质层；101a-接触开口；101b-电容开口；110-互连结构；111-第一导电层；112-接触层；113-第二导电层；120-电容结构；121-第一电极层；1211-第一部分；1212-第二部分；1212a-第一膜层；1213-第三部分；1213a-第二膜层；122-电极间介质层；122a-电极间介质材料层；123-第二电极层；1231-第四部分；1231a-第三膜层；1231b-电极层开口；1232-第五部分；210-互连结构版图；211-第一导电层图案；212-接触层图案；213-第二导电层图案；220-电容结构版图；221-第一电极层图案；222-电极间介质层图案；223-第二电极层图案；224-导电插塞图案；225-连接层图案。
具体实施方式
29.以下结合附图和具体实施例对本发明提出的版图结构、半导体器件结构及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
30.图1是本发明实施例的半导体器件结构的剖面示意图。如图1所示，所述半导体器件结构包括：衬底100，所述衬底100具有器件区i和冗余区ii；形成于所述器件区i的衬底100上的互连结构110，所述互连结构110包括自下而上依次层叠的第一导电层111、接触层112和第二导电层113；以及形成于所述冗余区ii的衬底100上的电容结构120，所述电容结构120包括自下而上依次层叠的第一电极层121、电极间介质层122和第二电极层123，所述第一电极层121的部分材质与所述第一导电层111的材质或所述接触层112的材质相同，所述第二电极层123的部分材质与所述第一导电层111的材质相同，且所述第二电极层123的部分材质与所述第二导电层113的材质相同。由于所述电容结构120形成于所述冗余区ii的衬底100上，从而可避免占用器件区i的面积。
31.进一步的，如图1所示，所述半导体器件结构还包括形成于所述衬底100上的层间介质层101（inter metal dielectric，ild），所述层间介质层101的材质为绝缘材质，例如，所述层间介质层101的材质为氧化硅。在发明的其他实施例中，所述层间介质层101的材质可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2 .6的介质材料)，从而降低互连结构110中的寄生电容。所述层间介质层101可隔离所述互连结构110与所述电容结构120。
32.此外，所述电容结构120还包括形成于所述层间介质层101上的连接层（未图示）以及形成于所述层间介质层101中的导电插塞（未图示），所述导电插塞贯穿所述层间介质层101并与所述第一电极层121电连接，所述第一电极层121通过所述导电插塞与所述连接层电连接。此外，在本发明的其他实施例中，所述导电插塞也可单独与所述第一电极层121或者所述第二电极层123电连接，以使所述第一电极层121或者所述第二电极层123与外部电路电连接。其中，所述导电插塞的材质可以为金属钨。所述连接层的材质可与所述第一电极
层121的材质或所述第二电极层123的材质相同，即所述连接层的材质可以为金属铝。所述层间介质层101中具有一接触开口和一电容开口，所述电容开口贯穿所述冗余区ii的部分厚度的所述层间介质层101，所述接触开口贯穿所述器件区i的部分厚度的所述层间介质层101。所述接触开口的深度与所述电容开口的深度可以相同，例如所述接触开口的深度与所述电容开口的深度均可以为1000埃~2000埃。
33.其中，所述接触开口的底部与所述第一导电层111的顶表面相齐平。所述接触开口的截面形状可以为倒梯形，即所述接触开口的底部的宽度小于所述接触开口的顶部的宽度，以利于后续的接触层112的填充。所述电容开口的截面形状可以为矩形，且所述电容开口的宽度可以大于所述接触开口的顶部的宽度。所述接触开口的顶部的宽度例如可以小于0.8微米，所述电容开口的宽度例如可以大于1微米，以满足电容结构120的设计规则，从而满足电容结构120的性能要求。
34.其中，继续参考图1所示，所述第一导电层111嵌设于所述接触开口底部的所述层间介质层101中，所述接触层112填满所述接触开口并与所述第一导电层111电连接，所述第二导电层113覆盖所述接触层112并延伸覆盖所述器件区i的部分所述层间介质层101。
35.本实施例中，如图1所示，所述第一电极层121包括材质不同的第一部分1211、第二部分1212和第三部分1213，所述第一部分1211嵌设于所述电容开口底部的所述层间介质层101中，且所述第一部分1211的顶表面与所述第一导电层111的顶表面平齐，即所述第一电极层121的第一部分1211的厚度与所述第一导电层111的厚度相同。进一步的，所述第一电极层121的第一部分1211的材质与所述第一导电层111的材质相同，如此一来，所述第一电极层121的第一部分1211与所述第一导电层111可在同一工艺步骤中形成，从而节省了掩膜。
36.本实施例中，所述第一电极层121的第一部分1211的材质与所述第一导电层111的材质均可为金属，例如，金属铝或金属铜等。
37.继续参考图1，所述第一电极层121的第二部分1212覆盖所述电容开口的侧壁和底部并与所述第一部分1211电连接。所述第一电极层121的第二部分1212的材质与所述接触层112的材质相同，如此一来，所述第一电极层123的第二部分1212可与所述接触层112在同一步骤中形成，从而可进一步节省掩膜，并节省工艺时间。其中，所述第一电极层121的第二部分1212的材质与所述接触层112的材质相同，其两者的材质例如可以为金属钨。
38.如图1所示，所述第一电极层121的第三部分1213覆盖所述第二部分1212并与所述第二部分1212电连接，可选的，所述第一电极层121的第三部分1213包括层叠的钛层和氮化钛层，或者所述第一电极层121的第三部分1213的材质包括钛和氮化钛，从而可起到良好的导电性能，并可更好的实现所述第一电极层121的第二部分1212与电极间介质层122之间的粘合。
39.所述电极间介质层122覆盖所述第一电极层121的第三部分1213，即所述电极间介质层122沿着所述第一电极层121的表面沉积。所述电极间介质层122主要用于隔离第一电极层121和第二电极层123。其中，所述电极间介质层122的材质可以为氧化硅（sio2）或者氮化硅（sin），在本发明的其他实施例中，所述电极间介质层122的材质可以为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如，氧化铪（hfo2）或二氧化钛（tio2）。选用高k介质材料，有利于提高电容结构的电容值，并能够相应的提高
电容的密度。
40.如图1所示，所述第二电极层123包括第四部分1231和第五部分1232，所述第四部分1231覆盖所述电极间介质层122，且所述第四部分1231中具有对准所述电容开口的电极层开口，所述电极层开口可作为工艺制程中的对准标记，所述第五部分1232填充在所述电极层开口中。进一步的，所述第二电极层123的第五部分1232的顶表面与所述第二导电层113的顶表面接近平齐，以避免影响光刻工艺。
41.具体的，所述第二电极层123的第四部分1231包括层叠的钛层和氮化钛层，或者所述第二电极层123的第四部分1231的材质包括钛和氮化钛，从而可起到良好的导电性能，并可更好的实现所述电极间介质层122与所述第二电极层123的第五部分1232之间的粘合。
42.较佳的，所述第二电极层123的第五部分1232的材质与所述第二导电层113的材质相同，例如，所述第二电极层123的第五部分1232的材质和所述第二导电层113的材质均可以为金属铜或者金属铝。由此，所述第二电极层123的第五部分1232与所述第二导电层113可在同一工艺步骤中形成，从而节省工艺时间。
43.图2是本发明实施例的半导体器件结构的制造方法的流程示意图。参考图2所示，相应的，本发明还提供一种半导体器件结构的制造方法，包括：步骤s1：提供一衬底，所述衬底具有器件区和冗余区；步骤s2：在所述器件区的衬底上形成互连结构，并在所述冗余区的衬底上形成电容结构，所述电容结构包括自下而上依次层叠的第一电极层、电极间介质层和第二电极层，所述互连结构包括自下而上依次层叠的第一导电层、接触层和第二导电层，并且所述第一电极层的部分材质与所述第一导电层的材质或所述接触层的材质相同，所述第二电极层的部分材质与所述第一导电层的材质相同，且所述第二电极层的部分材质与所述第二导电层的材质相同。
44.图3是本发明实施例的半导体器件结构的制造方法形成的衬底的剖面示意图。图4是本发明实施例的半导体器件结构的制造方法中形成的第一导电层和第一电极层的第一部分的剖面示意图。图5是本发明实施例的半导体器件结构的制造方法中形成的层间介质层的剖面示意图。图6是本发明实施例的半导体器件结构的制造方法中形成的接触开口和电容开口的剖面示意图。图7是本发明实施例的半导体器件结构的制造方法中形成的第一膜层、第二膜层和第三膜层的剖面示意图。图8是本发明实施例的半导体器件结构的制造方法中形成的第一电极层的第二部分、第一电极层的第三部分、第二电极层、层间介质层和接触层的剖面示意图。下文将结合图3至图8对本发明所提供的半导体器件结构的制造方法进行更详细的说明。
45.在步骤s1中，如图3所示，提供一衬底100，所述衬底100具有器件区i和冗余区ii。所述衬底100的材料可以为单晶硅( si )、单晶锗( ge )、硅锗( gesi )或碳化硅( sic )，也可以是绝缘体上硅( soi )，绝缘体上锗( goi )；或者还可以为其它的材料，例如砷化镓等iii-v族化合物，在本实施例中，所述衬底100的材料为单晶硅( si )。
46.本实施例中，所述器件区i的所述衬底100中还形成有阱区、源区和漏区，以及所述器件区i的所述衬底100上还形成有栅极结构等，本实施例中为了更好地描述本发明的宗旨，省略了对器件区i的阱区、源区、漏区和栅极结构的描述。所述冗余区ii例如可以是衬底100的金属填充区（metal dummy area）。
47.在步骤s2中，如图4~8以及图1所示，在所述器件区i的衬底100上形成互连结构
110，并在所述冗余区ii的衬底100上形成电容结构120，所述电容结构120包括自下而上依次层叠的第一电极层121、电极间介质层122和第二电极层123，所述互连结构110包括自下而上依次层叠的第一导电层111、接触层112和第二导电层113，并且所述第一电极层121的部分材质与所述第一导电层111的材质或所述接触层112的材质相同，所述第二电极层123的部分材质与所述第一导电层111的材质相同，且所述第二电极层123的部分材质与所述第二导电层113的材质相同。
48.具体的，所述互连结构110和所述电容结构120的形成方法包括：首先，如图4所示，在所述器件区i的所述衬底100上形成第一导电层111，并在所述冗余区ii的所述衬底100上形成第一电极层121的第一部分1211，所述第一电极层121的第一部分1211覆盖所述冗余区ii的部分所述衬底100，所述第一导电层111覆盖所述器件区i的部分所述衬底100。其中，所述第一导电层111的材质和所述第一电极层121的第一部分1211的材质相同。所述第一导电层111的材质和所述第一电极层121的第一部分1211的材质均为金属铜或者金属铝，由于所述第一导电层111的材质和所述第一电极层121的第一部分1211的材质相同，由此，所述第一导电层111和所述第一电极层121的第一部分1211可在同步工艺步骤中形成，从而可节省掩膜。进一步的，所述第一导电层111和所述第一电极层121的第一部分1211可通过电镀的方法或者物理气相沉积的方法形成。
49.如图5所示，在形成所述第一导电层111和所述第一电极层121的第一部分1211之后，在所述衬底100上形成层间介质层101，所述层间介质层101覆盖所述第一导电层111、所述第一电极层121的第一部分1211及所述衬底100，所述层间介质层101的材质可以为氧化硅，其用于所述互连结构110和所述电容结构120之间的隔离。所述层间介质层101可采用化学气相沉积工艺形成。
50.接着，如图6所示，在所述层间介质层101中形成接触开口101a和电容开口101b，所述电容开口101b贯穿所述冗余区ii的部分厚度的所述层间介质层101，并暴露出所述第一电极层121的第一部分1211，所述接触开口101a贯穿所述器件区i的部分厚度的所述层间介质层101，并暴露出所述第一导电层111。其中，可以采用干法刻蚀工艺在所述层间介质层101中形成所述接触开口101a和所述电容开口101b。
51.此外，在所述层间介质层101中形成接触开口101a和电容开口101b时，还在所述冗余区ii形成一导电插塞开口（未图示），即，所述接触开口101a、所述电容开口101b和所述导电插塞开口可通过同一个掩膜形成。
52.接着，如图7所示，依次形成第一膜层1212a、第二膜层1213a、电极间介质材料层122a和第三膜层1231a，所述第一膜层1212a填充所述接触开口101a并延伸覆盖所述电容开口101b的底壁和侧壁以及所述层间介质层101，所述第二膜层1213a覆盖所述第一膜层1212a，所述电极间介质材料层122a覆盖所述第二膜层1213a，所述第三膜层1231a覆盖所述电极间介质材料层122a，且所述第三膜层1231a中具有对准所述电容开口101b的电极层开口1231b。此外，所述第一膜层1212a还填充所述导电插塞开口，以形成导电插塞。
53.其中，所述第三膜层1231a的材质可以包括金属钛和氮化钛，所述第三膜层1231a可通过物理气相沉积工艺形成。所述电极间介质材料层122a的材质可以为氧化硅，所述电极间介质材料层122a可通过化学气相沉积工艺（例如高密度等离子体化学气相沉积工艺）或者炉管工艺形成。所述第二膜层1213a的材质可以包括钛和氮化钛，所述第一膜层1212a
的材质可以为金属钨，所述第一膜层1212a可通过物理气相沉积工艺形成，所述第二膜层1213a可通过物理气相沉积工艺形成。
54.接着，如图8所示，去除所述层间介质层101上的所述第三膜层1231a，并保留所述电容开口101b的底壁和侧壁的所述第三膜层1231a以形成第二电极层122的第四部分1231，以及去除所述层间介质层101上的电极间介质材料层122a，并保留所述电容开口的底壁和侧壁的电极间介质材料层122a以形成电极间介质层122，以及去除所述层间介质层101上的第二膜层1213a，并保留所述电容开口的底壁和侧壁的所述第二膜层1213a以形成第一电极层121的第三部分1213，以及去除所述层间介质层101上的第一膜层1212a，并保留所述电容开口的底壁和侧壁的所述第一膜层1212a以形成第一电极层121的第二部分1212，以及保留所述接触开口内的所述第一膜层1212a以形成所述接触层112。其中，所述层间介质层101上的所述第三膜层1231a、所述层间介质层101上的所述第二膜层1213a、所述层间介质层101上的所述第一膜层1212a以及所述层间介质层101上的所述电极间介质材料层122a，可通过化学机械研磨工艺去除。
55.接着，继续参考图1，形成第二导电层113和第二电极层123的第五部分1232，所述第二电极层123的第五部分1232填充在所述电极层开口1231b中，所述第二导电层113覆盖所述接触层112并延伸覆盖所述器件区i的所述层间介质层101。
56.具体的，所述第二导电层113和所述第二电极层123的第五部分1232的形成方法包括：首先，形成第四膜层（未图示），所述第四膜层填满所述电极层开口1231b，并延伸覆盖所述层间介质层101和所述接触层112。然后，通过干法刻蚀工艺对所述第四膜层进行刻蚀，以分断所述第四膜层，并利用分断的所述第四膜层构成所述第二导电层113和所述第二电极层123的第五部分1232。此时，所述第二电极层123的第五部分1232暴露出所述电极层开口1231b的两侧壁，即所述第二电极层123的第五部分1232与所述电极层开口1231b的侧壁相间隔。进一步的，所述第四膜层可被分断为三部分，即所述第四膜层的一部分可构成所述第二导电层113，所述第四膜层的第二部分可构成所述第二电极层123的第五部分1232，以及所述第四膜层的第三部分可构成一连接层，所述连接层位于所述冗余区的所述介质层上，并与所述导电插塞电连接。也就是说，所述第二导电层113、所述第二电极层123和所述连接层可通过同一个掩膜层形成。
57.图9是本发明实施例的版图结构的结构示意图。基于同一发明构思，本发明还提供一种版图结构，所述版图结构在上述半导体器件结构的制造方法中使用以制造上述半导体器件结构。
58.如图9所示，所述版图结构具有相邻的器件版图区a1和冗余版图区a2，以及所述版图结构包括位于所述器件版图区a1的互连结构版图210，以及位于所述冗余区并与所述互连结构版图210相间隔的电容结构版图220。所述互连结构版图210可用于形成本实施例的半导体器件结构中的互连结构110，所述电容结构版图220可用于形成本实施例的半导体器件结构中的电容结构120。其中，所述互连结构版图210包括第一导电层图案211、第二导电层图案213和接触层图案212，所述第一导电层图案211沿着第一方向延伸，所述第二导电层图案213沿着第二方向延伸，且部分所述第二导电层图案213与部分所述第一导电层图案211重叠，所述接触层图案212对应于部分所述第二导电层图案213与部分所述第一导电层图案211的重叠处，其中，所述第一方向与所述第二方向垂直。所述第一导电层图案211、所
述接触层图案212和所述第二导电层图案213均呈一矩形。
59.所述电容结构版图220包括依次自下而上依次层叠的第一电极层图案221、电极间介质层图案222和第二电极层图案223。其中，所述第一电极层图案221、所述电极间介质层图案222和所述第二电极层图案223均呈一矩形。所述第二电极层图案223的尺寸小于所述电极间介质层图案222的尺寸，所述电极间介质层图案222的尺寸小于所述第一电极层图案221的尺寸，即所述电极间介质层图案222的投影和所述第二电极间介质层图案223的投影位于所述第一电极层图案221的投影中。
60.此外，所述电极层介质层图案222暴露出部分所述第一电极层图案221。进一步的，所述电容结构版图还包括导电插塞图案224和连接层图案225，所述连接层图案225从所述冗余版图区a2延伸至暴露出的所述第一电极层图案221上，即，所述连接层图案225位于所述电极间介质层图案222之外，且所述连接层图案225的部分与所述第一电极层图案221的部分重叠，即，所述连接层图案225覆盖部分所述第一电极层图案221。所述导电插塞图案224位于所述连接层图案225和所述第一电极层图案221之间，即，所述导电插塞图案224对应于所述连接层图案225和所述第一电极层图案221的重叠处。其中，所述导电插塞图案224的数量可以为一个或者两个以上，可通过所述导电插塞图案224形成半导体器件结构中的导电插塞。
61.此外，在半导体器件的制造工艺中，所述电极间介质层图案222和所述导电插塞图案224所对应的膜层，可通过同一个掩膜形成。所述第二电极层图案223和所述连接图案225所对应的膜层可通过同一个掩膜形成，如此，可节省掩膜。
62.综上可见，在本发明实施例提供的版图结构、半导体器件结构及其制造方法中，所述半导体器件结构包括形成于器件区的衬底上的互连结构，以及形成于冗余区的衬底上的电容结构，由于所述电容结构形成于所述冗余区的衬底上，从而可避免占用器件区的面积。所述电容结构中的第一电极层的部分的材质，与互连结构中的第一导电层的材质或接触层的材质相同，因此，所述第一电极层与所述第一导电层或所述接触层可在同一工艺步骤中形成，从而节省了掩膜。进一步的，所述电容结构中的第二电极层的部分材质与所述互连结构中的第二导电层的材质相同，所述电容结构中的第二电极层与所述互连结构中的第二导电层可在同一工艺步骤中形成，从而可进一步节省掩膜。
63.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。