多路共用的时钟占空比校正电路的制作方法

技术特征：
1.一种多路共用的时钟占空比校正电路，其特征在于，包括多个主交流耦合缓冲器、一个多路选择器、一个共享电阻串和一个复制偏置模块，每个所述主交流耦合缓冲器分别通过一个偏置电阻与所述所述多路选择器连接，所述多路选择器通过所述共享电阻串与所述复制偏置模块连接。2.根据权利要求1所述的多路共用的时钟占空比校正电路，其特征在于，所述复制偏置模块包括pmos管和nmos管，所述pmos管的栅极、pmos管的源极、nmos管的栅极和nmos管的源极均与所述共享电阻串连接。3.根据权利要求2所述的多路共用的时钟占空比校正电路，其特征在于，所述共享电阻串包括上层电阻串和较低电阻串，所述上层电阻串与所述较低电阻串串联后的节点与所述pmos管的栅极和nmos管的栅极连接。4.根据权利要求3所述的多路共用的时钟占空比校正电路，其特征在于，每个所述主交流耦合缓冲器包括一个电容和一个倒相器，所述电容的一端连接一路时钟的输入端，所述电容的另一端通过所述倒相器连接所述时钟的输出端。5.根据权利要求4所述的多路共用的时钟占空比校正电路，其特征在于，所述倒相器包括一个p沟道型主交流缓冲晶体管和一个n沟道型主交流缓冲晶体管，所述p沟道型主交流缓冲晶体管的栅极和n沟道型主交流缓冲晶体管的栅极均与所述电容的另一端连接，所述p沟道型主交流缓冲晶体管的源极与所述n沟道型主交流缓冲晶体管的源极均连接所述时钟的输出端。6.根据权利要求5所述的多路共用的时钟占空比校正电路，其特征在于，所述电容的另一端通过所述偏置电阻与所述多路选择器的两个不同的输入端连接。

技术总结
本发明涉及时钟占空比校准领域，公开了一种多路共用的时钟占空比校正电路，包括多个主交流耦合缓冲器、一个多路选择器、一个共享电阻串和一个复制偏置模块，每个所述主交流耦合缓冲器分别通过一个偏置电阻与所述所述多路选择器连接，所述多路选择器通过所述共享电阻串与所述复制偏置模块连接。实施本发明的多路共用的时钟占空比校正电路，具有以下有益效果：能节省面积、占空比校准精度较高、噪声低。噪声低。噪声低。


技术研发人员：杨波
受保护的技术使用者：广州昌钰行信息科技有限公司
技术研发日：2021.09.02
技术公布日：2022/1/7