锁相环的频率鉴定器及锁相环的制作方法

1.本技术属于电子技术领域，特别涉及一种锁相环的频率鉴定器及锁相环。


背景技术：

2.电子技术中的锁相环是一个负反馈系统，利用在反馈环路中压控振荡器的输出被分频器分频(1/f倍)到较低频率(fclk_fbk)后，通过鉴频鉴相器(pfd)和参考时钟(fclk_ref)进行比较，产生频率相位差值信号，接着采用该差值信号在前向通路中通过电荷泵和环路滤波器处理以产生电压或者电流信号，最后用该电压或电流信号控制压控振荡器，驱使压控振荡器的频率(fclk_vco)向目标频率逼近。此过程中，鉴频鉴相器(pfd)得出的差值信号即为目标频率与参考频率的差距，锁相环据此不断调整压控振荡器的频率，最后环路产生的压控振荡器的输出时钟就会锁定在参考时钟频率的f倍。
3.鉴频鉴相器(pfd)是以两个时钟信号为输入，输出两者之间的频率相位差。在锁相环中，它比较并获得参考时钟和反馈时钟之间的频率相位差，而后将该误差信号，通过电荷泵 环路滤波器，转换成为后续压控振荡器可以处理的形式，例如电压信号或者电流信号，最终控制振荡器的频率输出。
4.目前的鉴频鉴相器(pfd)采用真单相时钟(truesinglephaseclocking，tspc)动态d触发器式pfd，对两个输入信号的跳变沿进行比较，随后用产生的频差、相位差来控制电流源对电容进行充放电，若两个输入信号频率相等、相位相同，则充放电停止，并生成锁定指示信号。
5.现有技术是对参考时钟和反馈时钟进行相位比较，电路复杂，受工艺制程、电压、温度(三者简称pvt)的影响较大，鉴频结果不稳定；导致上述缺点的原因是，采用参考时钟和反馈时钟的相位差，以电流的形式对电容进行充放电，那么所采用的电流值、电容值随pvt的变化较大，有时候由于pvt偏差，甚至电流小到零，导致频率鉴定功能失效，无法生成锁定指示信号。


技术实现要素：

6.本技术提供一种锁相环的频率鉴定器及锁相环，以解决现有技术中频率鉴定结果不准确的问题。
7.为解决上述技术问题，本技术提出一种锁相环的频率鉴定器，包括：俘获信号电路，用于俘获标准时钟信号出现的信号边沿，并产生俘获信号；所述标准时钟信号具有标准周期数；信号计数电路，用于在所述俘获信号的触发下，对振荡时钟信号进行计数，得到振荡周期数；数量比较电路，用于比较所述振荡周期数与标准周期范围，所述标准周期范围取决于锁相环倍频与所述标准周期数的乘积；其中，所述振荡周期数在所述标准周期范围内表示鉴定通过。
8.在一个实施例中，所述俘获信号电路包括至少一个俘获触发器。
9.在一个实施例中，所述俘获信号电路包括三个串联的俘获触发器。
10.在一个实施例中，所述信号计数电路包括：计数触发器，所述计数触发器的输入端用于输入所述振荡时钟信号，输出端用于输出计数信号；计数锁存器，连接所述计数触发器，所述计数锁存器的输入端用于输入俘获信号以及俘获时刻的计数信号，输出端用于输出振荡周期数。
11.在一个实施例中，所述计数触发器的数量取决于所述锁相环倍频与所述标准周期数的乘积。
12.在一个实施例中，所述标准周期范围为所述锁相环倍频与所述标准周期数的乘积加减容差值。
13.在一个实施例中，所述容差值为所述乘积的1/2^n，n为大于等于1的整数。
14.为解决上述技术问题，本技术提出一种锁相环，包括上述频率鉴定器。
15.在一个实施例中，所述锁相环电路还包括连接所述频率鉴定器的振荡器。
16.区别于现有技术，本技术锁相环的频率鉴定器包括俘获信号电路、信号计数电路和数量比较电路，其中，俘获信号电路用于俘获标准时钟信号出现的信号边沿，并产生俘获信号；标准时钟信号具有标准周期数；信号计数电路用于在俘获信号的触发下，对振荡时钟信号进行计数，得到振荡周期数；数量比较电路用于比较振荡周期数与标准周期范围，标准周期范围取决于锁相环倍频与标准周期数的乘积；其中，振荡周期数在标准周期范围内表示鉴定通过。
17.本技术通过俘获信号电路基于标准时钟信号来产生俘获信号，并利用信号计数电路对振荡时钟信号进行计数，得到振荡周期数，然后通过数量的比较，来确定鉴定是否通过。上述过程采用了数字逻辑电路进行频率鉴定，可以摆脱上述工艺制程、电压、温度的影响，频率鉴定功能强壮稳定，鉴定精度可靠，并且可以调整。
附图说明
18.通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：
19.图1是本技术实施例频率鉴定器的电路结构图；
20.图2是本技术实施例锁相环的电路结构图。
具体实施方式
21.下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
22.本技术的发明思路是在标准时钟周期内(该标准时钟周期是来自外部的准确频率时钟，其周期为精确的固定值)，对于锁相环的锁定目标时钟进行计数，将计数结果与标准值进行比较即可得出差值。具体是判断计数结果是否在倍频目标范围(此范围可调，范围越窄，精度越高)内，以得出频率鉴定结果，判断锁相环是否锁定。
23.基于上述发明思路，下面结合附图来详细描述本公开的具体实施方式。
24.请参阅图1，图1为本技术实施例频率鉴定器的电路结构图，图2是本技术实施例锁相环的电路结构图。
25.本实施例频率鉴定器100包括俘获信号电路11、信号计数电路12和数量比较电路13。
26.其中，俘获信号电路11用于俘获标准时钟信号出现的信号边沿，从而产生俘获信号。信号计数电路12用于在俘获信号的触发下，对振荡时钟信号进行计数，得到振荡周期数。数量比较电路13则用于比较振荡周期数和标准周期范围，确定振荡周期数在标准周期范围内，则表示鉴定通过。
27.上述俘获信号电路11产生的俘获信号用于触发信号计数电路12对振荡时钟信号进行计数，该振荡时钟信号即锁相环需要锁定的时钟信号，即需要将振荡时钟信号与标准时间信号进行对标锁定。在信号计数电路12产生振荡周期数后，输入到数量比较电路13，由数量比较电路13对振荡周期数与标准周期范围进行比较，标准周期范围取决于锁相环倍频与标准周期数的乘积，该乘积也是锁相环的目标时钟周期数，因此将振荡周期数与该乘积进行比较，即可得出是否达到了锁定目标。
28.具体来说，假定锁相环倍频系数为f，在n个参考时钟(clk_ref)周期内，对于已经准确锁定的锁相环，其目标时钟的周期数标准值为f*n；若对于锁相环的受控时钟(clk_vco)不断进行计数监控，如果计数结果为count_p，那么在锁相环的锁定过程中(受控时钟逐渐逼近目标频率)，count_p应该逐渐逼近准确值f*n。此时鉴频过程中，f*n-count_p(可正可负)即为鉴频的结果；若count_p落在一定的偏差范围即标准周期范围内，可以认为锁相环锁定成功，频率鉴定结果为通过，可以给出锁定指示信号。
29.进一步的，俘获信号电路11包括至少一个俘获触发器，本实施例中具体包括三个串联的俘获触发器dff_r1、dff_r2、dff_r3。其中，dff_r1、dff_r2、dff_r3在参考时钟即标准时钟信号(clk_ref)的上升沿(当然也可以在下降沿)时不断的产生复位、俘获信号rst_range。
30.信号计数电路12则包括计数触发器counter_m和计数锁存器latch_m，其中计数触发器的输入端用于输入振荡时钟信号，输出端用于输出计数信号；计数锁存器连接计数触发器，计数锁存器的输入端用于输入俘获信号(触发时钟端口)以及俘获时刻的计数信号(数据端口)，输出端用于输出振荡周期数。
31.具体来说，本实施例中有计数触发器由m个触发器(d_cnt0、d_cnt1、d_cnt2、
…
、d_cntm)构成，计数锁存器也由m个触发器(d_cp0、d_cp1、d_cp2、
…
、d_cpm)构成。
32.当rst_range信号出现上升沿时，计数锁存器latch_m俘获计数触发器counter_m的计数结果，然后将计数触发器counter_m复位，重新开始计数。计数锁存器latch_m获得的数值跟下限值lower_limi[m:0]以及上限值upper_limit[m:0]进行比较，若该数值比下限值lower_limi[m:0]大而比上限值upper_limit[m:0]小，那么可以得出锁相环锁定的结论，即，pll_lock_detect为高电平。
[0033]
其中，标准周期范围则为乘积f*n加减容差值。具体的计数采用具体逻辑电路进行量化，例如利用二进制进行量化。对于容差值，可以用移位的方式得出，即移动1位，容差值则为乘积的1/2。本实施例中，设置为右移3位，得到容差值1/8，那么当count_p在f*n*(1-1/8)～f*n*(1 1/8)范围内的时候，即认为频率鉴定结果通过，锁相环锁定成功，锁定指示信
号显示为正。
[0034]
触发器的数量m由锁相环倍频f与标准周期数n的乘积f*n所决定，需要保证计数能力能够超出f*n。因为具体实现的过程，有可能锁相环中振荡器的频率会过冲(过冲即超过目标频率)，所以对计数触发器中的触发器数量m可以考虑多留一些，以防止溢出，比如目标时钟的周期数标准值为f*n，那么可以采用实现2、4甚至8倍数量的触发器依次串接成计数器，这样即使目标时钟频率过大，计数结果count_p超过f*n的目标，设计的电路也足以识别计数结果，而不至于溢出(导致计数结果错误)。
[0035]
以下给出具体的实例方便理解，例如，标准时钟周期为1mhz，锁相环倍频系数为480(f＝480)，在锁定过程中，在一个标准时钟周期(n＝1)内，采用本技术对于振荡时钟进行监控计数，那么标准值f*n＝480与计数值count_p的差值即为鉴频结果。
[0036]
标准值f*n采用10位的电路limit[9:0]＝10’b01_1110_0000＝10’d480表示，按照逻辑电路原理，右移一位实现除以2的操作，那么若容差值选1/8，即limit[9:3]＝011_1100＝7’d60；
[0037]
当计数值count_p落在(limit[9:0]-limit[9:3])～(limit[9:0] limit[9:3])范围内的时候(此例中具体数值为480-60～480 60)，即表示频率鉴定通过，给出锁定指示信号。
[0038]
综上，本技术频率坚定器是采用逻辑电路来实现对标准时钟和振荡时钟之间的频率差判断，以标准时钟为基准，对振荡时钟进行判断，判断精确度高，稳定性强，不受工艺制程的影响。而现有技术是采用模拟电路来实现该功能，充放电的电流以及存储电荷的电容受工艺制程、电压、温度等各种环境因素及的影响，稳定性差，所以导致锁相环中锁定指示信号输出偏差较差，有时候甚至在锁相环已经锁定的情况下，由于充电电流过小，电荷存储电容漏电较大，进而导致充电失败，无法输出锁定指示的情况。
[0039]
此外，本技术还进一步提出锁相环，具体请参阅图2，图2是本技术实施例锁相环的电路结构图。本实施例锁相环300包括上述频率鉴定器100和锁相环其他部分200，锁相环其他部分200中包括低通滤波器和振荡器等锁相环内部的其他电路。而频率鉴定器100除了输出信号给“锁相环其他部分”，也会输出锁定指示信号给锁相环外部，供更高层的系统使用。
[0040]
在本说明书的上述描述中，除非另有明确的规定和限定，术语“固定”、“安装”、“相连”或“连接”等术语应该做广义的理解。例如，就术语“连接”来说，其可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或者可以是两个元件内部的连通或两个元件的相互作用关系。因此，除非本说明书另有明确的限定，本领域技术人员可以根据具体情况理解上述术语在本技术中的具体含义。
[0041]
另外，本说明书中所使用的术语“第一”或“第二”等用于指代编号或序数的术语仅用于描述目的，而不能理解为明示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”或“第二”的特征可以明示或者隐含地包括至少一个该特征。在本说明书的描述中，“多个”的含义是至少两个，例如两个，三个或更多个等，除非另有明确具体的限定。
[0042]
虽然本说明书已经示出和描述了本技术的多个实施例，但对于本领域技术人员显而易见的是，这样的实施例只是以示例的方式提供的。本领域技术人员会在不偏离本技术
思想和精神的情况下想到许多更改、改变和替代的方式。应当理解的是在实践本技术的过程中，可以采用对本文所描述的本技术实施例的各种替代方案。所附权利要求书旨在限定本技术的保护范围，并因此覆盖这些权利要求范围内的模块组成、等同或替代方案。