半导体器件及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.bcd工艺是一种集合bipolar器件、cmos器件和dmos器件的芯片制造工艺，bcd工艺具有高跨导、强负载驱动能力、集成度高和低功耗的优点。其中dmos器件是bcd电路中的核心部分，一般dmos器件所占的芯片面积为总面积的60%以上，目前为了工艺集成所使用的是ldmos器件。ldmos器件的两大关键参数为：源漏耐压和导通电阻，ldmos器件设计的目标是提高源漏耐压的同时维持一个较低的源漏导通电阻。
3.图1为现有技术中ldmos器件的结构示意图。请参考图1，图1为一种典型的lmos器件的结构，对于不同的耐压要求，通常的做法是调整以下尺寸：沟道长度a、场板30’与栅极多晶硅42’的重合尺寸b及场板30’延伸出栅极多晶硅42’的尺寸c；例如对于16v的ldmos器件，通常沟道长度a为0.5
µ
m左右、场板30’与栅极多晶硅42’的重合尺寸b为0.7
µ
m左右及场板30’延伸出栅极多晶硅42’的尺寸c为0.8
µ
m左右；但随着源漏耐压要求的提高，对于a、b及c的尺寸要求不能无限提高，并且单纯改变a、b及c的尺寸会导致源漏的导通电阻相应的线性增加。因此，需要对ldmos器件的结构进行改进，以使ldmos器件同时满足较高源漏耐压和较小导通电阻。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制备方法，以提高半导体器件的电性能。
5.为了达到上述目的，本发明提供了一种半导体器件，包括：衬底；沟道区和漂移区，位于所述衬底内；源区和漏区，分别位于所述沟道区和所述漂移区内；栅极结构，位于所述源区和所述漏区之间的所述衬底上；场板，位于所述漂移区的部分表面上，且所述栅极结构覆盖所述场板的部分宽度；层间介质层，覆盖所述衬底和所述栅极结构，所述层间介质层中具有贯穿的源极插塞、转移插塞和漏极插塞，所述源极插塞、转移插塞和漏极插塞分别与所述源区、所述场板和所述漏区电性连接；金属布线层，位于所述层间介质层上，包括第一金属图案和第二金属图案，所述第一金属图案与所述源极插塞和所述转移插塞电性连接，所述第二金属图案与所述漏极插塞电性连接。
6.可选的，所述源区和所述漏区上形成有金属硅化物层，所述源极插塞和所述漏极插塞的底部接触所述金属硅化物层的表面，并分别通过对应的所述金属硅化物层与所述源区和所述漏区电性连接。
7.可选的，所述金属硅化物层和所述场板上形成有接触孔停止层，所述接触孔停止层的厚度为300
å
~800
å
。
8.可选的，所述转移插塞的横向尺寸大于所述源极插塞和所述漏极插塞的横向尺寸。
9.可选的，所述转移插塞的横向尺寸为0.35
µ
m~0.6
µ
m，所述源极插塞和所述漏极插塞的横向尺寸均为0.2
µ
m~0.28
µ
m。
10.可选的，所述转移插塞延伸至所述场板中。
11.可选的，所述场板的厚度大于500
å
。
12.本发明还提供了一种半导体器件的制备方法，包括：提供衬底；形成沟道区和漂移区于所述衬底内，分别形成源区和漏区于所述沟道区和所述漂移区内，形成栅极结构于所述源区和所述漏区之间的所述衬底上，形成场板于所述漂移区的部分表面上且所述栅极结构覆盖所述场板的部分宽度；形成层间介质层覆盖所述衬底和所述栅极结构，所述层间介质层中具有贯穿的源极插塞、转移插塞和漏极插塞，所述源极插塞、转移插塞和漏极插塞分别与所述源区、所述场板和所述漏区电性连接；以及，形成金属布线层于所述层间介质层上，包括第一金属图案和第二金属图案，所述第一金属图案与所述源极插塞和所述转移插塞电性连接，所述第二金属图案与所述漏极插塞电性连接。
13.可选的，形成所述场板、所述漂移区、所述栅极结构、所述沟道区、所述源区及所述漏区的步骤包括：采用热氧化工艺在所述衬底上形成所述场板；对所述衬底进行离子注入以形成所述漂移区；在所述衬底上形成所述栅极结构；对所述衬底进行离子注入以形成所述沟道区；以及，分别对所述沟道区和所述漂移区进行离子注入以形成所述源极和所述漏区。
14.可选的，所述源区和所述漏区上形成金属硅化物层，所述金属硅化物层及所述场板上形成接触孔停止层，所述层间介质层还覆盖所述接触孔停止层，形成所述源极插塞、所述转移插塞及所述漏极插塞的步骤包括：在所述层间介质层中形成源极接触孔、漏极接触孔和转移接触孔，所述源极接触孔和所述漏极接触孔贯穿所述层间介质层和所述接触孔停止层并露出所述金属硅化物层，所述转移接触孔贯穿所述层间介质层和所述接触孔停止层并延伸至所述场板中；以及，分别在所述源极接触孔、所述转移接触孔和所述漏极接触孔中填充金属材料以形成所述源极插塞、所述转移插塞及所述漏极插塞。
15.本发明提供的半导体器件及其制备方法中，沟道区和漂移区位于衬底内，源区和漏区分别位于沟道区和漂移区内，栅极结构位于源区和漏区之间的衬底上；场板位于漂移区的部分表面上，且栅极结构覆盖场板的部分宽度，源极插塞、转移插塞及漏极插塞分别与源区、场板及漏区电性连接，通过第一金属图案与源极插塞和转移插塞电性连接以实现将源极插塞转移到场板上方，由于转移插塞的存在使得在半导体器件中增加了一个零电位的
耗尽点，在漏极插塞接入高电压时，使得漂移区的耗尽层的宽度增加，能够提高半导体器件的耐压，且不会形成较大的导通电阻，从而提高半导体器件的电性能。
附图说明
16.图1为现有技术中ldmos器件的结构示意图。
17.图2为本发明一实施例提供的半导体器件的制备方法的流程图。
18.图3a~3g为本发明一实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，其中，图3g为本发明一实施例提供的半导体器件的剖面示意图。
19.其中，附图标记为：10-衬底；21-漂移区；22-沟道区；30、30
’‑
场板；41-栅氧化层；42、42
’‑
栅极多晶硅；43-侧墙；51-漏区；52-源区；61-金属硅化物层；62-接触孔停止层；71-源极插塞；72-转移插塞；73-漏极插塞；81-第一金属图案；82-第二金属图案。
具体实施方式
20.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
21.图3g为本实施例提供的半导体器件的剖面示意图。请参考图3g，本实施例提供了一种半导体器件，包括：衬底10、漂移区21、沟道区22、场板30、漏区51、源区52、栅极结构、层间介质层及金属布线层。衬底10的材质可以包括硅、碳、锗、镓和砷中的一种或多种，在衬底10中形成有有源区（图中未示出），漂移区21和沟道区22位于衬底10内且位于有源区内，漂移区21和沟道区22之间具有间距；漏区51和源区52分别位于漂移区21和沟道区22内，在本实施例中，漂移区21、沟道区22漏区51和源区52的离子注入类型示具体情况而定。
22.场板30位于漂移区21的部分表面上，场板30的材质可为氧化物。栅极结构位于漏区51和源区52之间的衬底10上，栅极结构包括栅氧化层41、栅极多晶硅42及侧墙43；栅氧化层41位于栅极多晶硅42与衬底10之间，栅极多晶硅42覆盖场板30的部分宽度，侧墙43覆盖栅极多晶硅42的侧面。在本实施例中，场板30未被栅极多晶硅42覆盖的宽度为0.5
µ
m~1.2
µ
m，具体示实际情况而定。
23.进一步地，漏区51和源区52上形成有金属硅化物层61，且金属硅化物层61还覆盖栅极多晶硅42的顶部。金属硅化物层61及场板30上形成有接触孔停止层62，在本实施例中，接触孔停止层62的厚度可为300
å
~800
å
，例如300
å
、600
å
、800
å
，接触孔停止层62的材质包括氮化硅或氮氧化硅，但不限于上述厚度和材质。
24.进一步地，接触孔停止层62上形成有层间介质层（图中未示出），且层间介质层覆盖衬底10和栅极结构；层间介质层中具有贯穿的源极插塞71、转移插塞72和漏极插塞73，源极插塞71、转移插塞72和漏极插塞73分别与源区52、场板30和漏区51电性连接，其中源极插塞71和漏极插塞73的底部接触金属硅化物61，源极插塞71和漏极插塞73并分别通过对应的金属硅化物层61与源区52和漏区51电性连接，即源极插塞71通过源区52上方的金属硅化物层61与源区52电性连接，漏极插塞73通过漏区51上方的金属硅化物层61与漏区51电性连接；转移插塞72延伸至场板30中即转移插塞72不能贯穿场板30。在本实施例中，场板30的厚
度大于500
å
，可为500
å
~1100
å
，例如500
å
、800
å
、1100
å
；为了保证器件的安全性能，要求转移插塞72的底部与场板30的底部的厚度大于400
å
，可为400
å
~1000
å
，例如400
å
、700
å
、1000
å
。在本实施例中，要求转移插塞72的横向尺寸大于源极插塞71和漏极插塞72的横向尺寸，转移插塞72的横向尺寸可为0.35
µ
m~0.6
µ
m，源极插塞71和漏极插塞72的横向尺寸均可为0.2
µ
m~0.28
µ
m，但不限于上述横向尺寸。
25.金属布线层位于层间介质层上，金属布线层包括第一金属图案81和第二金属图案82，第一金属图案81与源极插塞71和转移插塞72电性连接，第二金属图案82与漏极插塞73电性连接。在本实施例中，通过第一金属图案81与源极插塞71和转移插塞72电性连接以实现将源极插塞71转移到场板30上方，由于转移插塞72的存在使得在半导体器件中增加了一个零电位的耗尽点，在漏极插塞73接入高电压时，使得漂移区21中的耗尽层的宽度增加，能够提高半导体器件的耐压，且不会形成较大的导通电阻，从而实现提高半导体器件的电性能。
26.图2为本实施例提供的半导体器件的制备方法的流程图。请参考图2，本发明还提供了一种半导体器件的制备方法，包括：步骤s1：提供衬底；步骤s2：形成沟道区和漂移区于衬底内，分别形成源区和漏区分别于沟道区和漂移区内，形成栅极结构于源区和漏区之间的衬底上，形成场板于漂移区的部分表面上且栅极结构覆盖场板的部分宽度；以及，步骤s3：形成层间介质层覆盖衬底和栅极结构，层间介质层中具有贯穿的源极插塞、转移插塞和漏极插塞，源极插塞、转移插塞和漏极插塞分别与源区、场板和漏区电性连接；以及，步骤s4：形成金属布线层于层间介质层上，包括第一金属图案和第二金属图案，第一金属图案与源极插塞和转移插塞电性连接，第二金属图案与漏极插塞电性连接。
27.图3a~3g为本实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，下面结合图3a~3g对本实施例提供的半导体器件的制备方法进行详细说明。
28.请参考图3a，执行步骤s1：提供衬底10，衬底10的材质可以包括硅、碳、锗、镓和砷中的一种或多种，在衬底10中形成有有源区（图中未示出）。
29.步骤s2：形成场板、漂移区、栅极结构、沟道区、源区及漏区的步骤包括：请继续参考图3a，采用热氧化工艺在衬底10上形成场板30，具体是在衬底10上形成图形化的掩模层（图中未示出），进而采用热氧化工艺对未覆盖的衬底10进行热氧生长形成场板30。
30.请参考图3b，对衬底10进行离子注入以在衬底10内形成漂移区21，且漂移区21位于有源区内，场板30位于漂移区21的部分表面上。
31.请参考图3c，在衬底10上形成栅氧化层41，在栅氧化层41及场板30上形成栅极多晶硅42，且栅极多晶硅42覆盖场板30的部分宽度的表面，以及在栅极多晶硅42的侧面形成侧墙43，栅氧化层41、栅极多晶硅42及侧墙43构成栅极结构。
32.请参考图3d，对衬底10进行离子注入以在衬底10内形成沟道区22，沟道区22和漂移区21之间具有间距，栅极结构覆盖沟道区22和漂移区21的部分宽度。
33.请参考图3e，分别对沟道区22和漂移区21进行离子注入以形成源区52和漏区51，
栅极结构位于源区52和漏区51之间的衬底10上。在本实施例中，漂移区21、沟道区22漏区51和源区52的离子注入类型示具体情况而定。
34.执行步骤s3：请参考图3f，在源区52和漏区51上形成有金属硅化物层61，且金属硅化物层61覆盖栅极多晶硅42的顶部。进而，在金属硅化物层61及场板30上形成接触孔停止层62，且在接触孔停止层62上形成层间介质层（图中未示出），且层间介质层覆盖栅极结构。
35.请参考图3g，形成源极插塞、转移插塞及漏极插塞的步骤包括：在层间介质层中形成源极接触孔、漏极接触孔和转移接触孔，源极接触孔和漏极接触孔贯穿层间介质层及接触孔停止层62并漏出金属硅化物层61的表面，转移接触孔贯穿层间介质层和接触孔停止层62并延伸至场板30中；分别在源极接触孔、转移接触孔和漏极接触孔中填充金属材料以形成源极插塞71、转移插塞72及漏极插塞73。其中源极插塞71和漏极插塞73的底部接触金属硅化物61，源极插塞71和漏极插塞73并分别通过对应的金属硅化物层61与源区52和漏区51电性连接，即源极插塞71通过源区52上方的金属硅化物层61与源区52电性连接，漏极插塞73通过漏区51上方的金属硅化物层61与漏区51电性连接；转移插塞72延伸至场板30中即转移插塞72不能贯穿场板30。在本实施例中，场板30的厚度大于500
å
，可为500
å
~1100
å
，例如500
å
、800
å
、1100
å
；为了保证器件的安全性能，要求转移插塞72的底部与场板30的底部的厚度大于400
å
，可为400
å
~1000
å
，例如400
å
、700
å
、1000
å
。在本实施例中，要求转移插塞72的横向尺寸大于源极插塞71和漏极插塞72的横向尺寸，转移插塞72的横向尺寸可为0.35
µ
m~0.6
µ
m，源极插塞71和漏极插塞72的横向尺寸均可为0.2
µ
m~0.28
µ
m，但不限于上述横向尺寸。
36.执行步骤s4：请继续参考图3g，在层间介质层上形成金属布线层，且金属布线层覆盖源极插塞71、转移插塞72及漏极插塞73，其中金属布线层包括第一金属图案81和第二金属图案82，第一金属图案81与源极插塞71和转移插塞72电性连接，第二金属图案82与漏极插塞73电性连接。在本实施例中，通过第一金属图案81与源极插塞71和转移插塞72电性连接以实现将源极插塞71转移到场板30上方，由于转移插塞72的存在使得在半导体器件中增加了一个零电位的耗尽点，在漏极插塞73接入高电压时，使得漂移区21中的耗尽层的宽度增加，能够提高半导体器件的耐压，且不会形成较大的导通电阻，从而实现提高半导体器件的电性能。
37.综上，本发明提供的半导体器件及其制备方法中，沟道区和漂移区位于衬底内，源区和漏区分别位于沟道区和漂移区内，栅极结构位于源区和漏区之间的衬底上；场板位于漂移区的部分表面上，且栅极结构覆盖场板的部分宽度，源极插塞、转移插塞及漏极插塞分别与源区、场板及漏区电性连接，通过第一金属图案与源极插塞和转移插塞电性连接以实现将源极插塞转移到场板上方，由于转移插塞的存在使得在半导体器件中增加了一个零电位的耗尽点，在漏极插塞接入高电压时，使得漂移区的耗尽层的宽度增加，能够提高半导体器件的耐压，且不会形成较大的导通电阻，从而提高半导体器件的电性能。
38.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。