移位寄存器、显示面板和显示装置的制作方法

1.本技术属于显示技术领域，具体涉及一种移位寄存器、显示面板和显示装置。


背景技术：

2.目前，对于尺寸较小的显示面板，其刷新频率可以在低刷新频率和高刷新频率之间变化，例如，当显示静态图片时可采用低刷新频率(如1hz)，当显示动态图片时可采用高刷新频率(如120hz)。当刷新频率为低刷新频率时，移位寄存器的输出控制模块较难维持在稳定的工作状态，导致移位寄存器输出信号的稳定性较差，从而导致显示面板在低刷新频率下的显示效果较差。


技术实现要素：

3.本技术实施例提供一种移位寄存器、显示面板和显示装置，能够在低刷新频率下使移位寄存器的输出控制模块维持在稳定的工作状态。
4.第一方面，本技术实施例提供一种移位寄存器，包括：
5.第一节点控制模块，与输入端、第一时钟信号端及第一节点电连接，用于根据第一时钟信号端和输入端的信号，控制第一节点的电位；
6.第二节点控制模块，与输入端、第一电源信号端、第一时钟信号端、第一节点及第二节点电连接，用于根据输入端、第一时钟信号端、第一电源信号端和第一节点的信号，控制第二节点的电位；
7.第一输出控制模块，与第二电源信号端、第一节点及输出端电连接，用于响应于第一节点的导通电平，将第二电源信号端的信号传输至输出端；
8.第二输出控制模块，与第一电源信号端、第二节点及输出端电连接，用于响应于第二节点的导通电平，将第一电源信号端的信号传输至输出端；
9.上拉模块，与第一电源信号端、第一节点及第二节点电连接，用于响应于第二节点的导通电平，上拉第一节点的电位；
10.耦合模块，与第二时钟信号端及第一节点电连接，用于在低电平维持阶段时，对第一节点的电位进行耦合，以控制第一输出控制模块完全导通。
11.在第一方面一种可能的实施方式中，第一节点控制模块包括：
12.第一晶体管，第一晶体管的栅极与第一时钟信号端电连接，第一晶体管的第一极与输入端电连接，第一晶体管的第二极与第一节点电连接。
13.在第一方面一种可能的实施方式中，第二节点控制模块包括：
14.第二晶体管，第二晶体管的栅极与输入端电连接，第二晶体管的第一极与第一电源信号端电连接，第二晶体管的第二极与第三节点电连接；
15.第三晶体管，第三晶体管的栅极与第三节点电连接，第三晶体管的第一极与第一时钟信号端电连接，第三晶体管的第二极与第二节点电连接；
16.第四晶体管，第四晶体管的栅极与第一节点电连接，第四晶体管的第一极与第一
电源信号端电连接，第四晶体管的第二极与第二节点电连接；
17.第一电容，第一电容的第一极与第一时钟信号端电连接，第一电容的第二极与第三节点电连接。
18.在第一方面一种可能的实施方式中，上拉模块包括：
19.第五晶体管，第五晶体管的栅极与第二节点电连接，第五晶体管的第一极与第一电源信号端电连接，第五晶体管的第二极与第一节点电连接。
20.在第一方面一种可能的实施方式中，耦合模块包括：
21.第二电容，第二电容的第一极与第二时钟信号端电连接，第二电容的第二极与第一节点电连接。
22.在第一方面一种可能的实施方式中，第一输出控制模块包括：
23.第六晶体管，第六晶体管的栅极与第一节点电连接，第六晶体管的第一极与第二电源信号端电连接，第六晶体管的第二极与输出端电连接。
24.在第一方面一种可能的实施方式中，第二输出控制模块包括第七晶体管、第八晶体管、第九晶体管和第三电容，其中，
25.第七晶体管的栅极与第二节点电连接，第七晶体管的第一极与第一电源信号端电连接，第七晶体管的第二极与第四节点电连接；
26.第三电容的第一极与第一电源信号端电连接，第三电容的第二极与第二节点电连接；
27.第八晶体管的栅极与第二节点电连接，第八晶体管的第一极与第四节点电连接，第八晶体管的第二极与输出端电连接；
28.第九晶体管的栅极与输出端电连接，第九晶体管的第一极与第四节点电连接，第九晶体管的第二极与第二电源信号端电连接；
29.或者，第二输出控制模块包括第十晶体管和第四电容，其中，
30.第十晶体管的栅极与第二节点电连接，第十晶体管的第一极与第一电源信号端电连接，第十晶体管的第二极与输出端电连接；
31.第四电容的第一极与第一电源信号端电连接，第四电容的第二极与第二节点电连接。
32.在第一方面一种可能的实施方式中，移位寄存器还包括保护模块，保护模块的控制端与第二电源信号端电连接，第一节点控制模块和第二节点控制模块通过保护模块与第一节点电连接，保护模块用于保护第一节点控制模块和第二节点控制模块。
33.在第一方面一种可能的实施方式中，保护模块包括第十一晶体管，第十一晶体管的栅极与第二电源信号端电连接，第十一晶体管的第一极与第一节点控制模块及第二节点控制模块电连接，第十一晶体管的第二极与第一节点电连接。
34.第二方面，本技术实施例提供一种显示面板，包括多个级联的如第一方面任一项实施例所述的移位寄存器。
35.第三方面，本技术实施例提供一种显示装置，包括如第二方面任一项实施例所述的显示面板。
36.根据本技术实施例中的移位寄存器、显示面板和显示装置，通过设置上拉模块和耦合模块，在高电平阶段，上拉模块能够响应于第二节点的导通电平，上拉第一节点的电
位，使第一输出控制模块维持在稳定的截止状态；在低电平维持阶段，第二时钟信号由高电平跳变至低电平时，耦合模块能够对第一节点的电位进行耦合，使第一节点的电位维持在更低电位，从而使第一输出控制模块完全导通，以维持在稳定的导通状态。可见，当显示面板工作于低刷新频率时，无论是高电平阶段还是低电平维持阶段，移位寄存器的第一输出控制模块均能够维持在稳定的工作状态，从而能够提高移位寄存器输出信号的稳定性，提高了显示面板在低刷新频率下的显示效果。
附图说明
37.通过阅读以下参照附图对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
38.图1是本技术实施例提供的一种移位寄存器的结构示意图；
39.图2是图1的一种时序示意图；
40.图3是本技术实施例提供的另一种移位寄存器的结构示意图；
41.图4是本技术实施例提供的又一种移位寄存器的结构示意图；
42.图5是本技术实施例提供的又一种移位寄存器的结构示意图；
43.图6是本技术实施例提供的又一种移位寄存器的结构示意图；
44.图7是图6的一种时序示意图；
45.图8是对比例的一种移位寄存器的结构示意图；
46.图9是图8的一种时序示意图；
47.图10是本技术实施例提供的一种显示面板的结构示意图；
48.图11是本技术实施例提供的移位寄存器的一种级联结构示意图；
49.图12是本技术实施例提供的一种显示装置的结构示意图。
具体实施方式
50.下面将详细描述本技术的各个方面的特征和示例性实施例，为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本技术进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本技术，而不是限定本技术。对于本领域技术人员来说，本技术可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本技术的示例来提供对本技术更好的理解。
51.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
52.应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一
个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
53.本技术实施例提供了一种移位寄存器、显示面板和显示装置，以下将结合附图对移位寄存器、显示面板和显示装置的各实施例进行说明。
54.图1示出了本技术一个实施例提供的一种移位寄存器的结构示意图。
55.如图1所示，移位寄存器包括第一节点控制模块11、第二节点控制模块12、第一输出控制模块13、第二输出控制模块14、上拉模块15和耦合模块16。
56.其中，第一节点控制模块11与输入端ein、第一时钟信号端eck1及第一节点n1电连接，用于根据第一时钟信号端eck1和输入端ein的信号，控制第一节点n1的电位。第二节点控制模块12与输入端ein、第一电源信号端vgh、第一时钟信号端eck1、第一节点n1及第二节点n2电连接，用于根据输入端ein、第一时钟信号端eck1、第一电源信号端vgh和第一节点n1的信号，控制第二节点n2的电位。第一输出控制模块13与第二电源信号端vgl、第一节点n1及输出端vout电连接，用于响应于第一节点n1的导通电平，将第二电源信号端vgl的信号传输至输出端vout。第二输出控制模块14与第一电源信号端vgh、第二节点n2及输出端vout电连接，用于响应于第二节点n2的导通电平，将第一电源信号端vgh的信号传输至输出端vout。上拉模块15与第一电源信号端vgh、第一节点n1及第二节点n2电连接，用于响应于第二节点n2的导通电平，上拉第一节点n1的电位。耦合模块16与第二时钟信号端eck2及第一节点n1电连接，用于在低电平维持阶段时，对第一节点n1的电位进行耦合，以控制第一输出控制模块13完全导通。
57.根据本技术实施例中的移位寄存器，通过设置上拉模块15和耦合模块16，在输出端处于高电平阶段时，上拉模块15能够响应于第二节点n2的导通电平，上拉第一节点n1的电位，使第一输出控制模块13维持在稳定的截止状态；在输出端处于低电平维持阶段，且第二时钟信号由高电平跳变至低电平时，耦合模块16能够对第一节点n1的电位进行耦合，使第一节点n1的电位维持在更低电位，从而使第一输出控制模块13完全导通，以维持在稳定的导通状态。可见，当显示面板工作于低刷新频率时，无论是高电平阶段还是低电平维持阶段，移位寄存器的第一输出控制模块13均能够维持在稳定的工作状态，从而能够提高移位寄存器输出信号的稳定性，提高了显示面板在低刷新频率下的显示效果。
58.本技术实施例中，移位寄存器中的各模块可以包括晶体管，各模块的导通电平和截止电平是根据晶体管的类型区分的，导通电平是指能够控制晶体管导通的电平，截止电平是指能够控制晶体管截止的电平。例如，当晶体管为p型晶体管时，导通电平为低电平，截止电平为高电平；当晶体管为n型晶体管时，导通电平为高电平，截止电平为低电平。本技术实施例均以晶体管为p型晶体管为例进行描述，即在本技术实施例中，导通电平均为低电平，截止电平均为高电平。
59.本技术实施例中，第一电源信号端vgh、第二电源信号端vgl均为固定电位端。示例性的，第一电源信号端vgh可以为高电平直流电源端，其提供高电平；第二电源信号端vgl可以为低电平直流电源端，其提供低电平。
60.图2示出了图1的一种时序示意图。下面结合图1中的移位寄存器结构和图2中的时序信号对本技术实施例的移位寄存器的工作过程进行详细说明。
61.第一阶段t1，输入端ein提供高电平，第一时钟信号端eck1提供低电平，第二时钟
信号端eck2提供高电平，第一节点控制模块11导通，输入端ein的高电平通过第一节点控制模块11传输至第一节点n1，第一时钟信号端eck1的低电平通过第二节点控制模块12传输至第二节点n2。响应于第二节点n2的导通电平，第二输出控制模块14将第一电源信号端vgh的高电平传输至输出端vout。相应的，响应于第二节点n2的导通电平，上拉模块15将第一电源信号端vgh的高电平直接传输至第一节点n1，这能够使第一节点n1的电位维持在稳定的高电平，可避免出现第一输出控制模块13被误导通的现象，从而使第一输出控制模块13维持在稳定的截止状态。如此，能够确保输出端vout稳定地输出高电平。为了更好的理解上拉模块15的作用，在不设置上拉模块15的情况下，在t1阶段，则只有输入端ein提供的高电平能传输至第一节点n1，而在显示面板中，移位寄存器通常是级联的，也就是下一级移位寄存器的输入端ein与上一级移位寄存器的输出端vout电连接，在信号的级传过程中存在压降，也就是输入端ein的高电平可能会被降低，导致第一节点n1接收的电平被降低，从而导致第一输出控制模块13被误导通。而本技术中还设置有上拉模块15，上拉模块15与第一电源信号端vgh电连接，第一电源信号端vgh可以是稳定的固定高电平信号端，第一电源信号端vgh的电平可高于输入端ein的电平，如此在t1阶段，不仅输入端ein提供的高电平能能传输至第一节点n1，第一电源信号端vgh提供的稳定高电平也可直接传输至第一节点n1，使得第一节点n1的电位能够维持在稳定的高电平，从而使第一输出控制模块13能够维持在稳定的截止状态。
62.第二阶段t2，输入端ein提供高电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供高电平，第一节点控制模块11和第二节点控制模块12均截止。由于第二节点控制模块12处于截止状态，因此，第二节点n2保持上一阶段的电位，继续维持在低电平。响应于第二节点n2的导通电平，第二输出控制模块14将第一电源信号端vgh的高电平传输至输出端vout。相应的，响应于第二节点n2的导通电平，上拉模块15继续将第一电源信号端vgh的高电平直接传输至第一节点n1，第一节点n1仍维持在稳定的高电平，第一输出控制模块13继续维持在稳定的截止状态。因此，能够确保输出端vout继续稳定地输出高电平。
63.需要说明的是，时钟信号端提供高低变化的电平信号，时钟信号端提供的信号不会立刻由高电平变化为低电平或者立刻由低电平变化为高电平，在变化过程中，是存在上升沿和下降沿的，本技术附图中将上升沿和下降沿均以高电平示意。具体的，在t2阶段，第一时钟信号端eck1的高电平可理解为第一时钟信号的上升沿，在此阶段第一时钟信号端eck1的信号由低电平变化为高电平；第二时钟信号端eck2的高电平可理解为第二时钟信号的下降沿，在此阶段第二时钟信号端eck2的信号由高电平变化为低电平。同理，在t4阶段，第一时钟信号端eck1的高电平可理解为第一时钟信号的下降沿，在此阶段第一时钟信号端eck1的信号由高电平变化为低电平；第二时钟信号端eck2的高电平可理解为第二时钟信号的上升沿，在此阶段第二时钟信号端eck2的信号由低电平变化为高电平。在t6阶段，第一时钟信号端eck1的高电平可理解为第一时钟信号的上升沿，在此阶段第一时钟信号端eck1的信号由低电平变化为高电平；第二时钟信号端eck2的高电平可理解为第二时钟信号的下降沿，在此阶段第二时钟信号端eck2的信号由高电平变化为低电平。
64.另外，t1、t3、t5、t7可理解为第一时钟信号端eck1和第二时钟信号端eck2的信号的稳定维持阶段。在t1阶段及t5阶段，第一时钟信号端eck1提供稳定低电平，第二时钟信号端eck2提供稳定高电平。在t3阶段及t7阶段，第一时钟信号端eck1提供稳定高电平，第二时
钟信号端eck2提供稳定低电平。
65.需要说明的是，在第二阶段t2，虽然第二时钟信号端eck2的信号由高电平跳变至低电平，耦合模块16可对第一节点n1的电位进行耦合，欲将第一节点n1的电位下拉至低电平，然而，由于上拉模块15处于导通状态，将第一电源信号端vgh的高电平直接传输至第一节点n1，第一电源信号端vgh为固定电位端，其稳压能力高于耦合模块16的下拉能力，这使得耦合模块16不足以与上拉模块15抗衡，因此，第一节点n1的电位仍能够继续维持在高电平。
66.第三阶段t3，输入端ein提供高电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供低电平，第一节点控制模块11和第二节点控制模块12继续维持在截止状态，第二节点n2保持上一阶段的电位，继续维持在低电平。响应于第二节点n2的导通电平，第二输出控制模块14将第一电源信号端vgh的高电平传输至输出端vout。相应的，响应于第二节点n2的导通电平，上拉模块15继续将第一电源信号端vgh的高电平直接传输至第一节点n1，第一节点n1仍维持在稳定的高电平，第一输出控制模块13继续维持在稳定的截止状态。因此，能够确保输出端vout继续稳定地输出高电平。第四阶段t4，输入端ein提供低电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供高电平，第一节点控制模块11和第二节点控制模块12继续维持在截止状态，第二节点n2保持上一阶段的电位，继续维持在低电平。响应于第二节点n2的导通电平，第二输出控制模块14将第一电源信号端vgh的高电平传输至输出端vout。相应的，响应于第二节点n2的导通电平，上拉模块15继续将第一电源信号端vgh的高电平直接传输至第一节点n1，第一节点n1仍维持在稳定的高电平，第一输出控制模块13继续维持在稳定的截止状态。因此，能够确保输出端vout继续稳定地输出高电平。
67.需要说明的是，在第四阶段t4，第二时钟信号端eck2的信号由低电平跳变至高电平，耦合模块16可对第一节点n1的电位进行耦合，将第一节点n1的电位上拉至高电平。而此时上拉模块15处于导通状态，其将第一电源信号端vgh的高电平直接传输至第一节点n1，能够使第一节点n1的电位更稳定地继续维持在高电平。
68.第五阶段t5，输入端ein提供低电平，第一时钟信号端eck1提供低电平，第二时钟信号端eck2提供高电平，第一节点控制模块11导通，第一电源信号端vgh的高电平通过第二节点控制模块12传输至第二节点n2，第二输出控制模块14和上拉模块15均截止。输入端ein的低电平通过第一节点控制模块11传输至第一节点n1，响应于第一节点n1的导通电平，第一输出控制模块13将输入端ein的低电平传输至输出端vout。此时，输出端vout输出低电平。
69.第六阶段t6，输入端ein提供低电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供高电平，第一节点控制模块11截止，第一电源信号端vgh的高电平通过第二节点控制模块12传输至第二节点n2，第二输出控制模块14和上拉模块15继续维持在截止状态。由于第一节点控制模块11处于截止状态，因此，第一节点n1保持上一阶段的电位，继续维持在低电平。响应于第一节点n1的导通电平，输出端vout继续输出低电平。另外，在第六阶段t6，第二时钟信号端eck2的信号由高电平逐渐跳变至低电平，耦合模块16可对第一节点n1的电位进行耦合，可将第一节点n1的电位逐渐拉低，可以理解的是，第六阶段t6的时长比较短，可理解为第六阶段t6的时长比第五阶段t5的时长或第二阶段t7的时长小很多，本
申请的时序图中以第一节点n1在第六阶段t6的电位与在第五阶段t5的电位相同示意，可理解的是，实际上第一节点n1在第六阶段t6的电位会被逐渐拉低，至第七阶段t7，第一节点n1的电位被下拉至更低的电平。具体的，第一节点n1在第六阶段t6的开始时刻的电位保持上一阶段的电位，即第一节点n1在第六阶段t6的开始时刻的电位与第一节点n1在第五阶段t5的电位相同。
70.需要说明的是，在第五阶段t5，输入端ein的低电平经第一节点控制模块11后，假设输入端ein的电位为vgl，第一节点控制模块11和第一输出控制模块13的阈值电压均为vth0，则第一节点n1的电位为vgl
‑
vth0，则输出端vout的输出电位为vgl
‑
2vth0。在第六阶段t6，处于低电平维持阶段，由于第一节点n1保持上一阶段的电位，因此，第一节点n1的电位继续维持在vgl
‑
vth0，输出端vout的输出电位继续维持在vgl
‑
2vth0，在该阶段，第一输出控制模块13的状态由导通状态逐渐变化至临界导通(或临界关闭)状态。
71.第七阶段t7，输入端ein提供低电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供低电平，第一节点控制模块11截止，第一电源信号端vgh的高电平通过第二节点控制模块12传输至第二节点n2，第二输出控制模块14和上拉模块15继续维持在截止状态。由于在第六阶段t6，仍处于低电平维持阶段，响应于第二时钟信号端eck2由高电平跳变至低电平，耦合模块16可对第一节点n1的电位进行耦合，使第一节点n1的电位随第二时钟信号的下降而逐渐下拉至更低的电平，至第七阶段t7，第一节点n1的电位被下拉至更低的电平，如此，第一输出控制模块13可由临界导通状态变换至完全导通状态，从而使输出端vout能够输出稳定的低电平。
72.第一阶段t1至第四阶段t4也可以称为高电平输出阶段，第五阶段t5至第七阶段t7可以称为低电平输出阶段或低电平维持阶段。
73.通过上述工作过程可知，本技术实施例的移位寄存器通过设置上拉模块15和耦合模块16，在高电平阶段，上拉模块15上拉第一节点n1的电位，使第一输出控制模块13维持在稳定的截止状态；在低电平维持阶段，响应于第二时钟信号由高电平跳变至低电平，耦合模块16对第一节点n1的电位进行耦合，使第一节点n1的电位维持在更低电位，从而使第一输出控制模块13完全导通，以维持在稳定的导通状态。如此，当显示面板工作于低刷新频率时，无论是高电平阶段还是低电平维持阶段，移位寄存器的第一输出控制模块13均能够维持在稳定的工作状态，从而能够提高移位寄存器输出信号的稳定性，提高了显示面板在低刷新频率下的显示效果。
74.在一些实施例中，如图3所示，第一节点控制模块11包括：
75.第一晶体管m1，第一晶体管m1的栅极与第一时钟信号端eck1电连接，第一晶体管m1的第一极与输入端ein电连接，第一晶体管m1的第二极与第一节点n1电连接。
76.示例性的，第一晶体管m1可以为p型晶体管。第一晶体管m1在第一时钟信号端eck1的信号为低电平时导通。第一晶体管m1可以是氧化物晶体管，例如igzo(indium gallium zinc oxide，铟镓锌氧化物)晶体管，也可以是薄膜晶体管，其中，氧化物晶体管相对于薄膜晶体管，具有更低的漏电流，可以降低第一晶体管m1的漏电流对第一节点n1电位的影响。第一晶体管m1可以是双栅晶体管，也可以是单栅晶体管，其中，双栅晶体管相对于单栅晶体管，具有更低的漏电流，可以降低第一晶体管m1的漏电流对第一节点n1电位的影响。
77.在一些实施例中，如图3所示，第二节点控制模块12包括第二晶体管m2、第三晶体
管m3、第四晶体管m4以及第一电容c1。第二晶体管m2的栅极与输入端ein电连接，第二晶体管m2的第一极与第一电源信号端vgh电连接，第二晶体管m2的第二极与第三节点n3电连接。第三晶体管m3的栅极与第三节点n3电连接，第三晶体管m3的第一极与第一时钟信号端eck1电连接，第三晶体管m3的第二极与第二节点n2电连接。第四晶体管m4的栅极与第一节点n1电连接，第四晶体管m4的第一极与第一电源信号端vgh电连接，第四晶体管m4的第二极与第二节点n2电连接。第一电容c1的第一极与第一时钟信号端eck1电连接，第一电容c1的第二极与第三节点n3电连接。
78.示例性的，第二晶体管m2、第三晶体管m3和第四晶体管m4可以均为p型晶体管。
79.第二晶体管m2在输入端ein的信号为低电平时导通。
80.第三晶体管m3受第三节点n3电位的控制，在第一时钟信号端eck1由高电平跳变至低电平时，在第一电容c1的耦合作用下，第三节点n3的电位被拉低，第三晶体管m3在第三节点n3的电位为低电平时导通，从而将第一时钟信号端eck1的低电平传输至第二节点n2。
81.第四晶体管m4受第一节点n1电位的控制，第一节点n1的电位为低电平时，第四晶体管m4导通，第四晶体管m4将第一电源信号端vgh的高电平传输至第二节点n2，使第二节点n2的电位由低电平跳变至高电平。第二节点n2的电位为低电平时，上拉模块15导通，上拉模块15将第一电源信号端vgh的高电平传输至第一节点n1，第一节点n1的电位为高电平，第四晶体管m4截止，使第二节点n2的电位维持在低电平。
82.如此，在第一节点控制模块11、第二节点控制模块12和上拉模块15的共同控制下，第一节点n1和第二节点n2的电位在同一时刻时候相反的，从而保证在同一时刻，第一输出控制模块13和第二输出控制模块14中的一者为导通状态，另一者为截止状态。
83.在一些实施例中，如图3所示，上拉模块15包括第五晶体管m5。第五晶体管m5的栅极与第二节点n2电连接，第五晶体管m5的第一极与第一电源信号端vgh电连接，第五晶体管m5的第二极与第一节点n1电连接。
84.示例性的，第五晶体管m5可以为p型晶体管。第五晶体管m5受第二节点n2电位的控制，第二节点n2的电位为低电平时，第五晶体管m5导通，第五晶体管m5将第一电源信号端vgh的高电平传输至第一节点n1，使第一节点n1的电位维持在高电平，从而使第一输出控制模块13保持在稳定的截止状态，使输出端vout输出稳定的高电平。
85.在一些实施例中，如图3所示，耦合模块16包括第二电容c2。第二电容c2的第一极与第二时钟信号端eck2电连接，第二电容c2的第二极与第一节点n1电连接。
86.在低电平维持阶段，第一节点n1为低电平，响应于第二时钟信号端eck2的信号由高电平跳变至低电平，第二电容c2的第一极的电位也由高电平跳变至低电平，由于第二电容c2的耦合作用(第二电容c2的第一极与第二极的电位差不变)，第二电容c2的第二极的电位也会降低，即相当于拉低了第一节点n1的电位，使第一节点n1的电位维持在更低电位，从而使第一输出控制模块13完全导通，维持在稳定的导通状态，进而确保输出端vout输出稳定的低电平信号。
87.需要说明的是，第二时钟信号端eck2的信号可直接连接第二电容c2的第一极，进而耦合到第一节点n1。由于第二时钟信号端eck2的信号直接连接第二电容c2的第一极，从第二时钟信号端eck2至第二电容c2的第一极不存在电压损失，因此，这使得耦合模块16的耦合能力较大，使第一节点n1的电位能够更好地维持在更低电位。此外，耦合模块16仅包括
一个电容，结构上比较简单。
88.在一些实施例中，如图3所示，第一输出控制模块13包括第六晶体管m6。第六晶体管m6的栅极与第一节点n1电连接，第六晶体管m6的第一极与第二电源信号端vgl电连接，第六晶体管m6的第二极与输出端vout电连接。
89.示例性的，第六晶体管m6可以为p型晶体管。第六晶体管m6受第一节点n1电位的控制，第一节点n1的电位为低电平时，第六晶体管m6导通，第六晶体管m6将第二电源信号端vgl的低电平传输至输出端vout。第六晶体管m6可以是氧化物晶体管，例如igzo晶体管，也可以是薄膜晶体管，其中，氧化物晶体管相对于薄膜晶体管，具有更低的漏电流，可以降低第六晶体管m6的漏电流对输出端vout电位的影响。第六晶体管m6可以是双栅晶体管，也可以是单栅晶体管，其中，双栅晶体管相对于单栅晶体管，具有更低的漏电流，可以降低第六晶体管m6的漏电流对输出端vout电位的影响。
90.在一些实施例中，如图3所示，第二输出控制模块14包括第七晶体管m7、第八晶体管m8、第九晶体管m9和第三电容c3。第七晶体管m7的栅极与第二节点n2电连接，第七晶体管m7的第一极与第一电源信号端vgh电连接，第七晶体管m7的第二极与第四节点n4电连接。第三电容c3的第一极与第一电源信号端vgh电连接，第三电容c3的第二极与第二节点n2电连接。第八晶体管m8的栅极与第二节点n2电连接，第八晶体管m8的第一极与第四节点n4电连接，第八晶体管m8的第二极与输出端vout电连接。第九晶体管m9的栅极与输出端vout电连接，第九晶体管m9的第一极与第四节点n4电连接，第九晶体管m9的第二极与第二电源信号端vgl电连接。
91.示例性的，第七晶体管m7、第八晶体管m8和第九晶体管m9可以均为p型晶体管。可以理解的是，第七晶体管m7和第八晶体管m8构成双栅晶体管，相对于单栅晶体管，第七晶体管m7和第八晶体管m8构成的双栅晶体管具有更低的漏电流，也可以降低第二输出控制模块14的漏电流对输出端vout电位的影响。另外，通过设置第九晶体管m9，能够在输出端vout输出低电平时，使第八晶体管m8的漏流方向为从第四节点n4至第九晶体管m9的方向，从而避免第八晶体管m8的漏流影响输出端vout输出信号的稳定性。
92.在一些实施例中，如图4所示，第二输出控制模块14包括第十晶体管m10和第四电容c4。第十晶体管m10的栅极与第二节点n2电连接，第十晶体管m10的第一极与第一电源信号端vgh电连接，第十晶体管m10的第二极与输出端vout电连接。第四电容c4的第一极与第一电源信号端vgh电连接，第四电容c4的第二极与第二节点n2电连接。
93.如此，第二输出控制模块14仅包括一个晶体管和一个电容，结构上比较简单。
94.在一些实施例中，如图5所示，移位寄存器还包括保护模块17，保护模块17的控制端与第二电源信号端vgl电连接，第一节点控制模块11和第二节点控制模块12通过保护模块17与第一节点n1电连接，保护模块17用于保护第一节点控制模块11和第二节点控制模块12。
95.第一节点控制模块11、第二节点控制模块12和保护模块17共同连接于第五节点n5。在第一节点n1具有较低电位的情况下，保护模块17可以避免第五节点n5的电位过低，从而避免第一节点控制模块11和第二节点控制模块12被击穿。
96.在一些实施例中，如图6所示，保护模块17包括第十一晶体管m11，第十一晶体管m11的栅极与第二电源信号端vgl电连接，第十一晶体管m11的第一极与第一节点控制模块
11及第二节点控制模块12电连接，第十一晶体管m11的第二极与第一节点n1电连接。
97.作为示例，第十一晶体管m11可以为p型晶体管。由于第十一晶体管m11的栅极与第二电源信号端vgl电连接，第十一晶体管m11为持续导通状态。
98.仍以第一节点控制模块11包括第一晶体管m1，第二节点控制模块12包括第二晶体管m2、第三晶体管m3、第四晶体管m4以及第一电容c1为例。第十一晶体管m11的第一极与第四晶体管m4的栅极以及第一晶体管m1的第二极电连接，第十一晶体管m11的第二极与第一节点n1电连接。在第一节点n1的电位小于第二电源信号端vgl的电位时，即第十一晶体管m11的第二极的电位小于第二电源信号端vgl的电位时，p型晶体管的导通条件为vgs＜vth＜0，第十一晶体管m11的第一极电位最高能达到vgl
‑
vth11，其中vgl表示第二电源信号端vgl的电位，vth11表示第十一晶体管m11的阈值电压，在第十一晶体管m11的第一极电位达到vgl
‑
vth11时，第十一晶体管m11截止，避免第十一晶体管m11的第一极的电位过低，从而避免第四晶体管m4及第一晶体管m1被击穿。
99.下面以图6中的移位寄存器的具体结构和图7的时序进一步说明本技术实施例的移位寄存器的工作过程，其中，以移位寄存器中的各晶体管均为p型晶体管为例进行介绍。
100.第一阶段t1，输入端ein提供高电平，第一时钟信号端eck1提供低电平，第二时钟信号端eck2提供高电平，第一晶体管m1导通，输入端ein的高电平通过第一晶体管m1传输至第一节点n1，第二晶体管m2、第四晶体管m4和第六晶体管m6均截止，第三节点n3受第一电容c1的耦合随第一时钟信号端eck1的电位降低而下拉至低电平，第三晶体管m3导通，第一时钟信号端eck1的低电平通过第三晶体管m3传输至第二节点n2。响应于第二节点n2的导通电平，第七晶体管m7和第八晶体管m8导通，第一电源信号端vgh的高电平经第七晶体管m7和第八晶体管m8传输至输出端vout，此时，输出端vout的电位可以等于vgh，其中，vgh表示第一电源信号端vgh的电位。另外，响应于第二节点n2的导通电平，第五晶体管m5将第一电源信号端vgh的高电平直接传输至第一节点n1，使第一节点n1的电位维持在稳定的高电平，这可避免出现第六晶体管m6被误导通的现象，从而使第六晶体管m6维持在稳定的截止状态。如此，能够确保输出端vout稳定地输出高电平。
101.第二阶段t2，输入端ein提供高电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供高电平，第一晶体管m1和第二晶体管m2均截止，第三节点n3受第一电容c1的耦合随第一时钟信号端eck1的电位升高而上拉至高电平，第三晶体管m3截止，第一节点n1和第二节点n2均保持上一阶段的电位，其中，第一节点n1继续维持在高电平，第二节点n2继续维持在低电平。由于第一节点n1的电位维持在高电平，因此第四晶体管m4截止。响应于第二节点n2的导通电平，第七晶体管m7和第八晶体管m8导通，第一电源信号端vgh的高电平经第七晶体管m7和第八晶体管m8传输至输出端vout，此时，输出端vout的电位可以等于vgh。另外，响应于第二节点n2的导通电平，第五晶体管m5将第一电源信号端vgh的高电平直接传输至第一节点n1，使第一节点n1的电位维持在稳定的高电平，这可避免出现第六晶体管m6被误导通的现象，从而使第六晶体管m6维持在稳定的截止状态。如此，能够确保输出端vout稳定地输出高电平。
102.需要说明的是，在第二阶段t2，虽然第二时钟信号端eck2的信号由高电平跳变至低电平，第二电容c2可对第一节点n1的电位进行耦合，欲将第一节点n1的电位下拉至低电平，然而，由于第五晶体管m5处于导通状态，将第一电源信号端vgh的高电平直接传输至第
一节点n1，第一电源信号端vgh为固定电位端，其稳压能力高于第二电容c2的耦合能力，这使得第一节点n1的电位仍能够继续维持在高电平。
103.第三阶段t3，输入端ein提供高电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供低电平，第一晶体管m1、第二晶体管m2、第三晶体管m3和第四晶体管m4继续维持在截止状态，第二节点n2保持上一阶段的电位，继续维持在低电平。响应于第二节点n2的导通电平，第七晶体管m7和第八晶体管m8导通，第一电源信号端vgh的高电平经第七晶体管m7和第八晶体管m8传输至输出端vout，此时，输出端vout的电位可以等于vgh。另外，响应于第二节点n2的导通电平，第五晶体管m5将第一电源信号端vgh的高电平直接传输至第一节点n1，使第一节点n1的电位维持在稳定的高电平，第六晶体管m6继续维持在稳定的截止状态。因此，能够确保输出端vout继续稳定地输出高电平。
104.第四阶段t4，输入端ein提供低电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供高电平，第一晶体管m1继续维持在截止状态，第二晶体管m2导通，第三节点n3受第一电容c1的耦合随第一时钟信号端eck1的电位升高而上拉至高电平，第三晶体管m3截止，第二节点n2仍保持上一阶段的电位，继续维持在低电平。响应于第二节点n2的导通电平，第七晶体管m7和第八晶体管m8导通，第一电源信号端vgh的高电平经第七晶体管m7和第八晶体管m8传输至输出端vout，此时，输出端vout的电位可以等于vgh。另外，响应于第二节点n2的导通电平，第五晶体管m5将第一电源信号端vgh的高电平直接传输至第一节点n1，使第一节点n1的电位维持在稳定的高电平，第六晶体管m6继续维持在稳定的截止状态。因此，能够确保输出端vout继续稳定地输出高电平。
105.需要说明的是，在第四阶段t4，第二时钟信号由低电平跳变至高电平，第二电容c2可对第一节点n1的电位进行耦合，将第一节点n1的电位上拉至高电平。而此时第五晶体管m5处于导通状态，其将第一电源信号端vgh的高电平直接传输至第一节点n1，能够使第一节点n1的电位更稳定地继续维持在高电平。
106.第五阶段t5，输入端ein提供低电平，第一时钟信号端eck1提供低电平，第二时钟信号端eck2提供高电平，第一晶体管m1和第二晶体管m2均导通，输入端ein的低电平通过第一晶体管m1传输至第一节点n1，响应于第一节点n1的导通电平，第四晶体管m4导通，将第一电源信号端vgh的高电平传输至第二节点n2，第五晶体管m5、第七晶体管m7和第八晶体管m8均截止。此外，响应于第一节点n1的导通电平，第六晶体管m6将输入端ein的低电平传输至输出端vout。此时，输出端vout输出低电平。
107.第六阶段t6，输入端ein提供低电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供高电平，第一晶体管m1截止，第二晶体管m2导通，第三节点n3受第一电容c1的耦合随第一时钟信号端eck1的电位升高而上拉至高电平，第三晶体管m3截止。由于第一晶体管m1处于截止状态，因此，第一节点n1仍保持上一阶段的电位，继续维持在低电平，响应于第一节点n1的导通电平，第四晶体管m4导通，将第一电源信号端vgh的高电平传输至第二节点n2，第五晶体管m5、第七晶体管m7和第八晶体管m8继续维持在截止状态。此外，响应于第一节点n1的导通电平，第六晶体管m6将输入端ein的低电平传输至输出端vout。此时，输出端vout输出低电平。另外，在第六阶段t6，第二时钟信号端eck2的信号由高电平逐渐跳变至低电平，第二电容c2可对第一节点n1的电位进行耦合，可将第一节点n1的电位逐渐拉低，可以理解的是，第六阶段t6的时长比较短，可理解为第六阶段t6的时长比第五阶段t5的
时长或第二阶段t7的时长小很多，本技术的时序图中以第一节点n1在第六阶段t6的电位与在第五阶段t5的电位相同示意，可理解的是，第一节点n1在第六阶段t6的电位被逐渐拉低，至第七阶段t7，第一节点n1的电位被下拉至更低的电平。具体的，第一节点n1在第六阶段t6的开始时刻的电位保持上一阶段的电位，即第一节点n1在第六阶段t6的开始时刻的电位与第一节点n1在第五阶段t5的电位相同。
108.需要说明的是，在第五阶段t5，输入端ein的低电平经第一晶体管m1后，假设输入端ein的电位为vgl，第一晶体管m1和第六晶体管m6的阈值电压分别为vth1和vth6，则第一节点n1的电位为vgl
‑
vth1，则输出端vout的输出电位为vgl
‑
vth1
‑
vth6。在第六阶段t6，处于低电平维持阶段，由于第一节点n1保持上一阶段的电位，因此，第一节点n1的电位继续维持vgl
‑
vth1，输出端vout的输出电位继续维持在vgl
‑
vth1
‑
vth6，在该阶段，第六晶体管m6的状态由导通状态逐渐变化至临界导通(或临界关闭)状态。
109.第七阶段t7，输入端ein提供低电平，第一时钟信号端eck1提供高电平，第二时钟信号端eck2提供低电平，第一晶体管m1截止，第二晶体管m2导通，第一电源信号端vgh的高电平通过第二晶体管m2传输至第三节点n3，第三晶体管m3截止。输入端ein的低电平通过第一晶体管m1传输至第一节点n1，响应于第一节点n1的导通电平，第四晶体管m4导通，将第一电源信号端vgh的高电平传输至第二节点n2，第五晶体管m5、第七晶体管m7和第八晶体管m8继续维持在截止状态。在第六阶段t6，仍处于低电平维持阶段，响应于第二时钟信号端eck2由高电平跳变至低电平，第二电容c2可对第一节点n1的电位进行耦合，使第一节点n1的电位随第二时钟信号端eck2电位的下降而逐渐下拉至更低的电平，至第七阶段t7，第一节点n1的电位被下拉至更低的电平，如此，第六晶体管m6可由临界导通状态变换至完全导通状态，从而使输出端vout能够输出稳定的低电平，输出端vout的电位可以等于vgl，其中，vgl表示第二电源信号端vgl的电位。
110.为了更好地理解本技术中上拉模块15和耦合模块16所起的作用，本技术提供一种对比示例。
111.图8所示的移位寄存器与本技术实施例提供的移位寄存器的区别在于，本技术实施例提供的移位寄存器设置有上拉模块15，而图8所示的移位寄存器未设置上拉模块，且本技术实施例提供的移位寄存器的耦合模块16设置于第一节点n1与第二时钟信号端eck2之间，而图8所示的移位寄存器的耦合模块16’设置于第一节点n1与输出端vout之间。
112.如图9所示，图8所示的移位寄存器的工作过程为：在第二阶段t2’，为高电平输出阶段，时钟信号端eck的信号由高电平跳变至低电平，第一电容c1对第二节点n2的电位进行耦合，使第二节点n2的电位随时钟信号端eck电位的下降而下拉至低电平，响应于第二节点n2的导通电平，第三晶体管m3导通，将时钟信号端eck的低电平传输至第二节点n2，进而第七晶体管m7和第八晶体管m8导通，输出端vout输出高电平。然而，而在显示面板中，移位寄存器通常是级联的，也就是下一级移位寄存器的输入端ein与上一级移位寄存器的输出端vout电连接，在信号的级传过程中存在压降，另外在输入端ein的高电平信号通过多级传输(例如通过第一晶体管m1和第五晶体管m5的传输)给第一节点n1的过程中也存在压降，输入端ein的高电平可能会被降低，这导致第一节点n1电位达不到高电平，从而可能导致第六晶体管m6被误导通，使得输出端vout无法输出稳定的高电平。在第四阶段t4’，为低电平输出阶段，输入端ein的信号和时钟信号端eck的电位均为低电平，第一晶体管m1和第五晶体管
m5导通，将输入端ein的低电平传输至第一节点n1，第六晶体管m6导通，输出端vout输出第二电源信号端vgl的低电平信号，同时，受第二电容c2的耦合作用，第一节点n1的电位被下拉至远低于vgl的电平，保证第二电源信号端vgl的低电平信号满幅输出。在第五阶段t5’，为低电平维持阶段，也就是输出端vout应当维持输出低电平的阶段，第一节点n1应当维持低电平，例如在低刷新率(1hz)的情况下，第五晶体管m5及第六晶体管m6的栅极长期工作在负电压下，第五晶体管m5及第六晶体管m6的阈值电压存在负偏(即阈值电压变小，阈值电压的绝对值变大)的风险，并且，第一晶体管m1及第五晶体管m5存在漏电流的风险，导致第一节点n1的电位上升，例如会使第一节点n1电位上升至vgl，以第二电源信号端vgl的信号电位也为vgl为例，第一节点n1电位上升至vgl后，输出端vout的电位为vgl
‑
vth6，导致输出端vout不能输出电位为vgl的满幅信号，并且第六晶体管m6的阈值电压vth6负偏越严重(即第六晶体管m6的阈值电压vth6越小)，输出端vout的电位抬升得越严重，同时输出端vout的电位抬升，会通过第二电容c2的耦合作用使第一节点n1电位上升，随后使输出端vout的电位进一步上升，如此形成恶性反馈，导致输出端vout电位快速上升，输出端vout无法维持输出低电平。
113.而根据本技术实施例提供的移位寄存器，一方面，通过设置上拉模块15，在高电平输出阶段(包括第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4)，在不同阶段分别(或共同)通过输出端vout和第一电源信号端vgh的高电平信号将第一节点n1的电位维持在稳定的高电平，从而使得输出端vout能够输出稳定的高电平，避免了因输出端vout的高电平信号通过多级传输存在压降而导致第一节点n1电位达不到高电平，使得输出端vout无法输出稳定的高电平的问题。另一方面，通过设置耦合模块16为位于第一节点n1与第二时钟信号端eck2之间的第二电容c2，在低电平维持阶段(即第七阶段t7)，响应于第二时钟信号端eck2由高电平跳变至低电平，第二电容c2可对第一节点n1的电位进行耦合，使第一节点n1的电位随第二时钟信号的下降而下拉至更低的电平，从而使输出端vout能够输出稳定的低电平。并且，由于第二时钟信号端eck2的信号可直接链接第二电容c2的第一极，进而耦合到第一节点n1，这使得耦合模块16的耦合幅度较大，使第一节点n1的电位能够更好地维持在更低电位。此外，耦合模块16仅包括一个电容，结构上比较简单。
114.需要说明的是，本技术实施例中的移位寄存器可用于级联后形成发光控制电路，移位寄存器的输出端vout输出的可以是发光控制信号(emit signal)。图2所示的时序信号可以为发光控制电路中第一级移位寄存器的时序，第一级移位寄存器的移位寄存器输入端ein可以电连接于驱动芯片，由驱动芯片提供信号，除第一级移位寄存器之外，其他每级移位寄存器的输出端vout均电连接于下一级移位寄存器的输入端ein。
115.基于相同的发明构思，本技术实施例提供一种显示面板，该显示面板可以是有机发光二极管(organic light emitting diode，oled)显示面板。
116.图10示出本技术一种实施例提供的显示面板的结构示意图。如图10所示，显示面板100包括显示区aa和非显示区na。显示区aa包括像素电路(未示出)和发光控制信号线20。非显示区na包括发光控制电路10，发光控制电路10包括多个级联的如上述任意一项实施例所述的移位寄存器。
117.本技术实施例提供的显示面板，具有本技术上述任一项实施例提供的移位寄存器的有益效果，具体可以参考上述各实施例对于移位寄存器的具体说明，本实施例在此不再
赘述。
118.图11示出本技术一种实施例提供的移位寄存器的级联结构示意图。
119.如图11所示，发光控制电路10包括n个级联的如上述任意一项实施例的移位寄存器，n为大于1的正整数。除最后一级移位寄存器sr_n之外，其余每一级移位寄存器的输出端vout与其下一级移位寄存器的输入端ein电连接。示例性的，显示面板可以设置两条时钟信号线eck1、eck2，分别与第一时钟信号端eck1、第二时钟信号端eck2电连接，另外，第一级移位寄存器sr_1的输入端ein与起始信号端stv电连接。由此可知，下一级移位寄存器的初始化信号为上一级移位寄存器输出的发光控制信号，当上一级移位寄存器输出发光控制信号后，启动下一级移位寄存器工作，然后输出发光控制信号，从而实现了发光控制电路逐级输出发光控制信号，且能保证每一级移位寄存器输出的高电平稳定。
120.本技术还提供了一种显示装置，包括本技术提供的显示面板。图12示出本技术实施例提供的一种显示装置的结构示意图。图12提供的显示装置1000包括本技术上述任一实施例提供的显示面板100。图12实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本技术实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本技术对此不作限定。本技术实施例提供的显示装置，具有本技术实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。
121.以上所述，仅为本技术的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本技术的保护范围之内。