半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求2020年7月3日提交的申请号为10
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2020
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0081843的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
3.本发明的各种实施例涉及一种半导体器件及其制造方法，更具体地说，涉及一种包括金属线的半导体器件和制造该半导体器件的方法。


背景技术：

4.随着半导体器件集成度的提高，电容器所占的面积可能会减少，带来了感测裕度(sensing margin)降低的问题。为了提高感测裕度，可能必须减小寄生电容。减小寄生电容的方法涉及降低电容器的电介质材料的介电常数。然而，由于电介质材料通常具有高的介电常数，因此在减小寄生电容方面存在限制。
5.已经提出的另一种减小寄生电容的技术涉及在外围电路区域形成不同高度的金属线。


技术实现要素：

6.本发明的实施例涉及一种具有低电阻金属线的半导体器件和制造该半导体器件的方法。
7.根据本发明的一个实施例，一种半导体器件包括：衬底，其包括存储单元区域和外围电路区域，外围电路区域包括具有第一晶体管的第一外围电路区域和具有第二晶体管的第二外围电路区域；储存节点接触插塞，其位于在存储单元区域中衬底的上部中；着陆垫，其在储存节点接触插塞上方；第一金属线，其与第一晶体管耦接；以及第二金属线，其与第二晶体管耦接，其中，着陆垫的厚度和第一金属线的厚度小于第二金属线的厚度。
8.根据本发明的另一个实施例，一种半导体器件包括：第一晶体管，其包括第一栅极结构和在所述第一栅极结构的两侧上对齐的第一源/漏极区；第二晶体管，其包括第二栅极结构和在所述第二栅极结构的两侧上对齐的第二源/漏极区；第一金属线，其与第一晶体管耦接；以及第二金属线，其与第二晶体管耦接，其中，第一金属线的厚度小于第二金属线的厚度。
9.根据本发明的又一个实施例，一种用于制造半导体器件的方法包括：制备包括第一晶体管和第二晶体管的衬底；在衬底上形成与第一晶体管耦接的第一预备金属线；在衬底上形成与第二晶体管耦接的第二金属线；形成覆盖第一预备金属线和第二金属线的覆盖层；在覆盖层上形成覆盖第二金属线和第二晶体管的掩模；以及通过使用所述掩模作为刻蚀掩模来刻蚀覆盖层和第一预备金属线，以形成厚度小于第二金属线的厚度的第一金属线。
附图说明
10.图1a和1b是示出根据本发明的实施例的半导体器件的剖视图。
11.图2a至2k是示出根据本发明实施例的制造半导体器件的方法的剖视图。
12.图3是示出根据本发明的另一实施例的半导体器件200的剖视图。
13.图4是示出根据本发明的另一实施例的半导体器件300的平面图。
14.图5a和5b是示出根据本发明的实施例的半导体器件300的剖视图。
15.图6a至6n是示出根据本发明实施例的制造半导体器件的方法的剖视图。
16.图7a至7b是示出根据本发明实施例的制造半导体器件的另一种方法的剖视图。
17.图8是示出根据本发明的实施例的半导体器件的剖视图。
具体实施方式
18.下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式体现，并且不应被解释为限于本文所述的实施例。相反，提供这些实施例是为了使本公开充分和完整，并使本领域技术人员充分理解本发明的范围。贯穿本公开内容，在本发明的各个图和实施例中的相同附图标记将指代相同的部件。
19.需要注意的是，提及“一个实施例”并不一定意味着仅一个实施例，并且对“一个实施例”的不同援引并不一定是指同一个实施例。
20.应理解，尽管术语“第一”和/或“第二”可以在本文中用于描述各种元件，但这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。例如，在不背离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
21.应理解，当提到一个元件与另一个元件“耦接”或“连接”时，它可以与其他元件直接耦接或连接，或者在它们之间可以存在介于中间的元件。相反，应当理解，当一个元件被称为与另一个元素“直接耦接”或“直接连接”时，则不存在介于中间的元件。描述元件之间关系的其他表达方式，例如“之间”、“直接之间”、“相邻”或“直接相邻”，应以同样的方式予以诠释。
22.以下，将参考附图详细描述本发明的各种实施例。
23.附图不一定是按比例绘制的，在某些情况下，为了清楚地例示实施例的特征，可能比例已经被放大了。当第一层被提及在第二层“上”或衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指第一层与第二层或衬底之间存在第三层的情况。
24.以下，将参考附图详细描述本发明的实施例。简明起见，已经基于动态随机存取存储器(dram)进行了描述，但本发明的概念和精神并不限于此，而是可以应用于其它存储器或半导体器件。
25.图1a是示出根据本发明的一个实施例的半导体器件100的剖视图。
26.图1b是图1a中所示的金属线119n和119p的一部分的放大图。
27.参考图1a，半导体器件100可以包括衬底101和在衬底101上形成的第一和第二区域t1和t2。第一区域t1可以被称为第一外围电路区域。第一区域t1可以包括第一晶体管，并且可以包括与第一晶体管耦接的第一金属线119n。第二区域t2可以被称为第二外围电路区域。第二区域t2可以包括第二晶体管，并且可以包括与第二晶体管耦接的第二金属线119p。
28.隔离层103可以形成于衬底101中。隔离层103可以形成在沟槽102中。第一有源区104n和第二有源区104p可以由隔离层103限定于衬底101中。衬底101可以由适合于半导体加工的任何材料制成。衬底101可以是或包括例如半导体衬底。衬底101可以由例如含硅材料形成。衬底101可以由例如硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、它们的组合或它们的多层结构形成，或包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、它们的组合或它们的多层结构。衬底101也可以由例如其他半导体材料如锗形成，或包括其他半导体材料如锗。衬底101可以由例如第iiiv族半导体衬底，如gaas等复合半导体衬底形成，或包括上述衬底。衬底101可以由例如绝缘体上硅(soi)衬底形成或包括例如绝缘体上硅(soi)衬底。隔离层103可以例如通过浅沟槽隔离(sti)工艺形成。隔离层103可以将第一有源区104n和第二有源区104p彼此隔开。第一有源区104n可以形成在第一区域t1中，并且第二有源区104p可以形成在第二区域t2中。
29.第一区域t1的第一晶体管可以包括第一有源区104n、形成在第一有源区104n上方并直接接触第一有源区104n的第一栅极结构113n、形成在第一栅极结构113n的两个侧壁上的第一栅极间隔件115n、以及形成在第一有源区104n中以与第一栅极结构113n的两侧对齐的第一源/漏极区105n。第一源/漏极区105n可以掺杂有n型杂质或p型杂质。第一源/漏极区105n可以包括n型杂质，例如砷(as)或磷(p)。第一源/漏极区105n可以包括低浓度源/漏极区和高浓度源/漏极区。
30.第一栅极结构113n可以包括在第一有源区104n上的第一栅极电介质层107n、在第一栅极电介质层107n上的第一下栅电极109n、在第一下栅电极109n上的第一阻挡层110n、在第一阻挡层110n上的第一上栅电极111n以及在第一上栅电极111n上的第一栅极硬掩模112n。第一栅极结构113n可以包括第一栅极电介质层107n、第一下栅电极109n、第一阻挡层110n、第一上栅电极111n和第一栅极硬掩模112n这样的顺序而成的叠层。在图1a所示的实施例中，第一栅极结构113n被示为平面栅极，然而，需要说明的是，也可以采用其他栅极结构，包括例如凹槽栅极、掩埋栅极、ω栅极(omega gate，欧米伽栅极)和鳍状栅极。
31.第一栅极电介质层107n可以位于衬底101上方。第一栅极电介质层107n可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高
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k材料可以是或包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)或其组合。第一栅极电介质层107n还可以包括界面层(未示出)。界面层可以由氧化硅、氮化硅或其组合形成，或包括氧化硅、氮化硅或其组合。可以通过将界面层和高k材料层叠形成第一栅极电介质层107n。
32.第一下栅电极109n可以位于第一栅极电介质层107n上方。第一下栅电极109n可以由半导体材料形成或包括半导体材料。第一下栅电极109n可以掺杂有n型杂质或p型杂质。例如，它可以通过掺杂工艺诸如注入来掺杂杂质。根据本发明的该实施例，第一下栅电极109n可以由掺杂有n型杂质的多晶硅形成或包括掺杂有n型杂质的多晶硅。根据本发明的另一实施例，第一下栅电极109n可以由含金属的材料形成。
33.第一阻挡层110n可以位于第一下栅电极109n上方。第一阻挡层110n的高度可以低于第一下栅电极109n的高度。通过形成第一阻挡层110n，可以改善膜之间的粘附性。第一阻挡层110n可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、
氮化钨(wn)或其组合。根据本发明的实施例，第一阻挡层110n可以由含有氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。
34.第一上栅电极111n可以位于第一阻挡层110n上方。第一上栅电极111n可以由含金属的材料形成或包括含金属的材料。第一上栅电极111n可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的该实施例，第一上栅电极111n可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
35.第一栅极硬掩模112n可以位于第一上栅电极111n上方。第一栅极硬掩模112n可以由针对第一上栅电极111n具有刻蚀选择性的电介质材料形成。第一栅极硬掩模112n的高度可以大于第一上栅电极111n的高度。第一栅极硬掩模112n可以由氧化硅、氮化硅、氮氧化硅或其组合形成，或包括氧化硅、氮化硅、氮氧化硅或其组合。根据本发明的该实施例，第一栅极硬掩模112n可以由氮化硅形成。
36.第一栅极间隔件115n可以位于第一栅极结构113n的两个侧壁上。第一栅极间隔件115n可以由电介质材料形成。第一栅极间隔件115n可以由低k材料形成或包括低k材料。第一栅极间隔件115n可以由氧化物或氮化物形成，或包括氧化物或氮化物。第一栅极间隔件115n可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第一栅极间隔件115n可以由sio2、si3n4或sin形成或包括sio2、si3n4或sin。第一栅极间隔件115n可以是或包括多层间隔件。第一栅极间隔件115n可以是或包括气隙。例如，可以在第一栅极间隔件115n的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件，并且第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
37.第一区域t1的第一源/漏极区105n可以通过第一金属接触插塞118n与第一金属线119n耦接。第一欧姆接触层116n和第一导电内衬117n可以形成在第一金属接触插塞118n和第一源/漏极区105n之间。第一欧姆接触层116n可以由金属硅化物形成或包括金属硅化物。第一导电内衬117n可以由金属或金属氮化物形成，或包括金属或金属氮化物。第一导电内衬117n可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第一金属接触插塞118n可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。例如，第一导电内衬117n可以由氮化钛形成或包括氮化钛，并且第一金属接触插塞118n可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。根据本发明的另一个实施例，第一金属接触插塞118n可以包括其中省略了第一导电内衬117n的无阻挡金属结构。
38.第一金属接触插塞118n可以填充第一层间电介质层114n中的接触孔(未赋予附图标记)。第一金属接触插塞118n可以穿透第一层间电介质层114n并耦接到第一源/漏极区105n。第一层间电介质层114n可以由电介质材料形成或包括电介质材料。第一层间电介质层114n可以由氧化硅、氮化硅、低k材料或其组合形成，或包括氧化硅、氮化硅、低k材料或其组合。第一金属接触插塞118n可以由含金属的材料形成或包括含金属的材料。
39.第一金属线119n可以位于第一金属接触插塞118n上方。第一金属线119n可以通过
第一金属接触插塞118n和第一欧姆接触层116n耦接到第一源/漏极区105n。第一金属线119n可以由含金属的材料形成或包括含金属的材料。第一金属线119n可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第一金属线119n可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，第一金属线119n可以由含钨(w)的材料形成或包括含钨(w)的材料。第一金属线119n可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
40.第一覆盖层121n可以填充第一金属线119n之间的空间。第一覆盖层121n可以覆盖第一金属线119n的侧壁。参考图1b，第一覆盖层121n的厚度w2可以与第一金属线119n的厚度w1相同。第一覆盖层121n的底面和第一金属线119n的底面可以位于相同水平上，并且第一覆盖层121n的上表面和第一金属线119n的上表面可以位于相同水平上。第一覆盖层121n可以用于保护第一金属线119n免受后续工艺的影响。第一覆盖层121n可以由电介质材料形成或包括电介质材料。第一覆盖层121n可以由氮化硅形成或包括氮化硅。
41.第二区域t2的第二晶体管可以包括第二有源区104p、形成在第二有源区104p上方并直接接触第二有源区104p的第二栅极结构113p、形成在第二栅极结构113p的两个侧壁上的第二栅极间隔件115p、以及形成在第二有源区104p中以与第二栅极结构113p的两侧对齐的第二源/漏极区105p。第二源/漏极区105p可以被称为源/漏极区。第二源/漏极区105p可以掺杂有n型杂质或p型杂质。第二源/漏极区105p可以包括n型杂质，如砷(as)或磷(p)。第二源/漏极区105p可以包括低浓度源/漏极区和高浓度源/漏极区。
42.第二栅极结构113p可以包括形成在第二有源区104p上且直接接触第二有源区104p的第二栅极电介质层107p、在第二栅极电介质层107p上的第二下栅电极109p、在第二下栅电极109p上的第二阻挡层110p、在第二阻挡层110p上的第二上栅电极111p以及在第二上栅电极111p上的第二栅极硬掩模112p。第二栅极结构113p可以包括第二栅极电介质层107p、第二下栅电极109p、第二阻挡层110p、第二上栅电极111p和第二栅极硬掩模112p这样的顺序而成的叠层。第二栅极结构113p可以是平面栅极、凹槽栅极、掩埋栅极、ω栅极和鳍状栅极中的至少一种。根据本发明的实施例，第二栅极结构113p可以是平面栅极。
43.第二栅极电介质层107p可以位于衬底101上方。第二栅极电介质层107p可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高
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k材料可以是或包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)或其组合。第二栅极电介质层107p还可以包括界面层(未示出)。界面层可以由氧化硅、氮化硅或其组合形成，或包括氧化硅、氮化硅或其组合。可以通过将界面层和高k材料层叠而形成第二栅极电介质层107p。
44.第二下栅电极109p可以位于第二栅极电介质层107p上方。第二下栅电极109p可以由半导体材料形成或包括半导体材料。第二下栅电极109p可以掺杂有n型杂质或p型杂质。例如，可以通过掺杂工艺(如注入)来掺杂杂质。根据本发明的实施例，第二下栅电极109p可以由掺杂有n型杂质的多晶硅形成或包括掺杂有n型杂质的多晶硅。根据本发明的另一个实施例，第二下栅电极109p可以由含金属的材料形成。
45.第二阻挡层110p可以位于第二下栅电极109p上方。第二阻挡层110p的高度可以小于第二下栅电极109p的高度。第二阻挡层110p可以由钛(ti)、氮化钛(tin)、氮化硅钛
(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，第二阻挡层110p可以由含氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。
46.第二上栅电极111p可以位于第二阻挡层110p上方。第二上栅电极111p可以由含金属的材料形成或包括含金属的材料。第二上栅电极111p可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的实施例，第二上栅电极111p可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
47.第二栅极硬掩模112p可以位于第二上栅电极111p上方。第二栅极硬掩模112p可以由针对第二上栅电极111p具有刻蚀选择性的电介质材料形成。第二栅极硬掩模112p的高度可以大于第二上栅电极111p的高度。第二栅极硬掩模112p可以由氧化硅、氮化硅、氮氧化硅或其组合形成，或包括氧化硅、氮化硅、氮氧化硅或其组合。根据本发明的实施例，第二栅极硬掩模112p可以由氮化硅形成。
48.第二栅极间隔件115p可以位于第二栅极结构113p的两个侧壁上。第二栅极间隔件115p可以由电介质材料形成。第二栅极间隔件115p可以由低k材料形成或包括低k材料。第二栅极间隔件115p可以由氧化物或氮化物形成，或包括氧化物或氮化物。第二栅极间隔件115p可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第二栅极间隔件115p可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第二栅极间隔件115p可以是或包括多层间隔件。第二栅极间隔件115p可以是或包括气隙。例如，可以在第二栅极间隔件115p的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
49.第二区域t2的第二源/漏极区105p可以通过第二金属接触插塞118p与第二金属线119p耦接。第二欧姆接触层116p和第二导电内衬117p可以形成在第二金属接触插塞118p和第二源/漏极区105p之间。第二欧姆接触层116p可以由金属硅化物形成或包括金属硅化物。第二导电内衬117p可以由金属或金属氮化物形成，或包括金属或金属氮化物。第二导电内衬117p可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第二金属接触插塞118p可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。例如，第二导电内衬117p可以由氮化钛形成或包括氮化钛；并且第二金属接触插塞118p可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。根据本发明的另一个实施例，第二金属接触插塞118p可以包括其中省略了第二导电内衬117p的无阻挡金属结构。
50.第二金属接触插塞118p可以填充第二层间电介质层114p中的接触孔(未示出)。第二金属接触插塞118p可以穿透第二层间电介质层114p以与第二源/漏极区105p耦接。第二层间电介质层114p可以由电介质材料形成或包括电介质材料。第二层间电介质层114p可以由氧化硅、氮化硅、低k材料或其组合形成，或包括氧化硅、氮化硅、低k材料或其组合。第二金属接触插塞118p可以由含金属的材料形成或包括含金属的材料。
51.第二金属线119p可以位于第二金属接触插塞118p上方。第二金属线119p可以通过第二金属接触插塞118p和第二欧姆接触层116p耦接到第二源/漏极区105p。第二金属线119p可以由含金属的材料形成或包括含金属的材料。第二金属线119p可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第二金属线119p可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，第二金属线119p可以由含有钨(w)的材料形成或包括含有钨(w)的材料。第二金属线119p可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
52.第二覆盖层121p可以填充第二金属线119p之间的空间。第二覆盖层121p可以覆盖第二金属线119p的侧壁和上部。第二覆盖层121p可以覆盖第二金属线119p和在第二金属线119p上的金属线硬掩模120。参考图1b，第二覆盖层121p的厚度w5可以大于第二金属线119p的厚度w3和金属线硬掩模120的厚度w4之和。第二覆盖层121p的厚度w5可以大于第一覆盖层121n的厚度w2。第二覆盖层121p的底面和第一覆盖层121n的底面可以位于相同水平上，并且第二覆盖层121p的上表面可以高于第一覆盖层121n的上表面。第二覆盖层121p可以用于保护第二金属线119p免受后续工艺的影响。第二覆盖层121p可以由电介质材料形成或包括电介质材料。第二覆盖层121p可以由氮化硅形成或包括氮化硅。第二覆盖层121p可以由与第一覆盖层121n相同的材料形成。
53.参考图1b，第一金属线119n的厚度w1和第二金属线119p的厚度w3可以不同。根据本发明的实施例，第一金属线119n的厚度w1可以小于第二金属线119p的厚度w3。第一金属线119n的底面和第二金属线119p的底面可以位于相同水平，并且第一金属线119n的上表面可以低于第二金属线119p的上表面。第一金属线119n的厚度w1和第二金属线119p的厚度w3之间的差值可以为大约至大约的范围。根据本发明的另一个实施例，第一金属线119n的厚度w1和第二金属线119p的厚度w3之间的差值可以是大约150。根据本发明的实施例，第一金属线119n的厚度w1可以比第二金属线119p的厚度w3低大约
54.半导体器件100可以包括cmosfet，且第一晶体管可以包括nmosfet，第二晶体管可以包括pmosfet。根据本发明的另一个实施例，半导体器件100可以包括不同的nmosfet，并且第一晶体管可以包括第一nmosfet，并且第二晶体管可以包括第二nmosfet。第一nmosfet可以是具有薄的第一栅极电介质层的nmosfet，而第二nmosfet可以是具有比第一栅极电介质层厚的第二栅极电介质层的nmosfet。根据本发明的另一个实施例，半导体器件100可以包括不同的pmosfet，并且第一晶体管可以包括第一pmosfet，第二晶体管可以包括第二pmosfet。第一pmosfet可以是具有薄的第一栅极电介质层的pmosfet，并且第二pmosfet可以是具有比第一栅极电介质层厚的第二栅极电介质层的pmosfet。
55.半导体器件100可以包括存储单元的外围电路，并且第一晶体管可以是与存储单元的位线耦接的晶体管，第二晶体管可以是与存储单元的字线耦接的晶体管。半导体器件100可以包括dram的外围电路，第一晶体管可以是感测放大器sa，并且第二晶体管可以是例如子字线驱动器swd。
56.由于根据本发明的另一实施例，在半导体器件100中，第一金属线119n被形成为具有厚度w1，该厚度w1小于第二金属线119p的厚度w3，因此在相邻的第一金属线119n之间的电容可以减少。例如，可以降低c
sa
，并且随着c
sa
降低，感测裕度可以得到改善。另外，由于在
半导体器件100中，第一金属线119n被形成为具有比第二金属线119p的厚度w3更薄的厚度w1，因此半导体器件100在第二区域t2中的电阻可以保持较低。因此，半导体器件100可以同时获得由于降低第一区域t1的电容而提高感测裕度的效果，并且获得降低除第一区域t1以外的区域的电阻的效果。
57.图2a至2k是示出根据本发明的实施例的制造半导体器件的方法的示例的剖视图。
58.参考图2a，可以制备衬底11。该衬底11可以由半导体材料形成或包括半导体材料。衬底11可以包括硅衬底、硅锗衬底或绝缘体上硅(soi)衬底。衬底11可以包括第一区域t1和第二区域t2。第一区域t1可以被称为第一外围电路区域，并且第二区域t2可以被称为第二外围电路区域。第一区域t1可以是指要在其中形成具有至少一个薄栅极电介质层的晶体管的区域。第二区域t2可以是指要在其中形成具有至少一个厚栅极电介质层的晶体管的区域。第一区域t1可以包括第一晶体管，并且第二区域t2可以包括第二晶体管。例如，第一区域t1可以是感测放大器sa，而第二区域t2可以是例如子字线驱动器swd。
59.隔离层13可以形成在衬底11上方并与衬底11直接接触。隔离层13可以通过浅沟槽隔离(sti)工艺形成。隔离层13可以形成在沟槽12中。第一有源区14n和第二有源区14p可以由隔离层13限定。隔离层13可以由氮化硅、氧化硅或其组合形成或包括氮化硅、氧化硅或其组合。
60.参考图2b，栅极电介质层21a可以形成在衬底11上方并与衬底11直接接触。栅极电介质层21a可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高k材料可以是或包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)或其组合。栅极电介质层21a还可以包括界面层(未示出)。界面层可以由氧化硅、氮化硅或其组合形成，或包括氧化硅、氮化硅或其组合。可以通过将界面层和高k材料层叠而形成栅极电介质层21a。
61.下栅电极层22a可以形成在栅极电介质层21a上方并与栅极电介质层21a直接接触。下栅电极层22a可以由半导体材料形成或包括半导体材料。下栅电极层22a可以掺杂有杂质。例如，可以通过掺杂工艺如注入工艺来掺杂杂质。根据本发明的实施例，下栅电极层22a可以由多晶硅形成或包括多晶硅。根据本发明的另一个实施例，下栅电极层22a可以由含金属的材料形成。
62.阻挡金属层23a可以形成在下栅电极层22a上方并与下栅电极层22a直接接触。阻挡金属层23a的高度可以低于下栅电极层22a的高度。阻挡金属层23a可以由氮化钛(tin)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，阻挡金属层23a可以由含有氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。
63.上栅电极层24a可以由比下栅电极层22a的比电阻(specific resistance，电阻率)要低的材料形成。上栅电极层24a可以由比下栅电极层22a的比电阻要低的金属材料形成或包括该材料。例如，上栅电极层24a可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的实施例，上栅电极层24a可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
64.栅极硬掩模层25a可以形成在上栅电极层24a上方并与上栅电极层24a直接接触。栅极硬掩模层25a可以由针对上栅电极层24a具有刻蚀选择性的电介质材料形成。栅极硬掩
模层25a的高度可以高于上栅电极层24a的高度。栅极硬掩模层25a可以由氧化硅、氮化硅、氮氧化硅或其组合形成，或包括氧化硅、氮化硅、氮氧化硅或其组合。根据本发明的实施例，栅极硬掩模层25a可以由氮化硅形成。
65.栅极掩模26可以形成在栅极硬掩模层25a上方并与栅极硬掩模层25a直接接触。栅极掩模26可以包括光致抗蚀剂图案。栅极掩模26可以在一个方向上延伸，或者可以在另一个方向上延伸。
66.参考图2c，第一和第二栅极结构27n和27p可以形成在衬底11上方并与衬底11直接接触。第一栅极结构27n可以形成在第一有源区14n上方并与第一有源区14n直接接触，而第二栅极结构27p可以形成在第二有源区14p上方并与第二有源区14p直接接触。第一栅极结构27n可以包括第一栅极电介质层21n、第一下栅电极22n、第一阻挡层23n、第一上栅电极24n和第一栅极硬掩模25n。第二栅极结构27p可以包括第二栅极电介质层21p、第二下栅电极22p、第二阻挡层23p、第二上栅电极24p和第二栅极硬掩模25p。
67.第一栅极电介质层21n和第二栅极电介质层21p可以通过刻蚀栅极电介质层21a而形成。第一下栅电极22n和第二下栅电极22p可以通过刻蚀下栅电极层22a而形成。第一阻挡层23n和第二阻挡层23p可以通过刻蚀阻挡金属层23a而形成。第一上栅电极24n和第二上栅电极24p可以通过刻蚀上栅电极层24a而形成。第一栅极硬掩模25n和第二栅极硬掩模25p可以通过刻蚀栅极硬掩模层25a形成。
68.第一栅极结构27n可以是平面栅极、凹槽栅极、掩埋栅极、ω栅极和鳍状栅极中的至少一种。根据本发明的实施例，第一栅极结构27n可以是平面栅极。第二栅极结构27p可以是平面栅极、凹槽栅极、掩埋栅极、ω栅极和鳍状栅极中的至少一种。根据本发明的实施例，第二栅极结构27p可以是平面栅极。
69.在形成第一和第二栅极结构27n和27p之后，可以去除栅极掩模26。
70.参考图2d，第一间隔件28n可以位于第一栅极结构27n的侧壁上。第一间隔件28n可以由电介质材料形成。第一间隔件28n可以由低k材料形成或包括低k材料。第一间隔件28n可以由氧化物或氮化物形成，或包括氧化物或氮化物。第一间隔件28n可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第一间隔件28n可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第一间隔件28n可以是或包括多层间隔件。第一间隔件28n可以是气隙(未示出)或包括气隙(未示出)。因此，可以在第一间隔件28n的侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
71.第二间隔件28p可以位于第二栅极结构27p的两个侧壁上。第二间隔件28p可以由电介质材料形成。第二间隔件28p可以由低k材料形成或包括低k材料。第二间隔件28p可以由氧化物或氮化物形成，或包括氧化物或氮化物。第二间隔件28p可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第二间隔件28p可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第二间隔件28p可以是或包括多层间隔件。第二间隔件28p可以是或包括气隙(未示出)。因此，可以在第二间隔件28p的侧壁上形成一对线型气隙。
这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件，并且第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
72.随后，可以将杂质掺入衬底11中。例如，可以在衬底11中的第一栅极结构27n的两侧形成第一源/漏极区29n。可以在衬底11中的第二栅极结构27p的两侧形成第二源/漏极区29p。第一和第二源/漏极区29n和29p可以包括n型杂质或p型杂质。第一和第二源/漏极区29n和29p可以包括低浓度源/漏极区和高浓度源/漏极区。高浓度源/漏极区可以具有比低浓度源/漏极区更深的结深度。高浓度源/漏极区可以具有比低浓度源/漏极区更高的掺杂浓度。
73.参考图2e，可以形成填充在第一栅极结构27n和第二栅极结构27p之间的区域的层间电介质层30。可以对层间电介质层30进行平坦化以暴露第一和第二栅极结构27n和27p的上表面。在对层间电介质层30进行平坦化的工艺中，可以对第一和第二间隔件28n和28p进行平坦化以暴露第一和第二栅极结构27n和27p的上表面。层间电介质层30可以平行于第一和第二栅极结构27n和27p延伸。层间电介质层30可以由针对第一和第二间隔件28n和28p具有刻蚀选择性的材料形成。层间电介质层30可以由电介质材料形成或包括电介质材料。层间电介质层30可以由氧化硅或氮化硅形成，或包括氧化硅或氮化硅。例如，层间电介质层30可以包括旋涂式电介质材料(spin
‑
on dielectric material，sod)。
74.随后，可以在层间电介质层30中形成接触孔31。可以采用接触掩模图案(未示出)来形成接触孔31。可以通过使用接触掩模图案作为刻蚀掩模刻蚀层间电介质层30。例如，可以形成暴露第一和第二源/漏极区29n和29p的表面的接触孔31。
75.参考图2f，可以在接触孔31中形成第一和第二欧姆接触层32n和32p。第一欧姆接触层32n可以形成在第一源/漏极区29n上方并与第一源/漏极区29n直接接触。第二欧姆接触层32p可以形成在第二源/漏极区29p上方并与第二源/漏极区29p直接接触。可以通过使可硅化金属层沉积并退火来形成第一和第二欧姆接触层32n和32p。第一和第二欧姆接触层32n和32p可以由金属硅化物形成或包括金属硅化物。第一和第二欧姆接触层32n和32p可以由硅化物(cosix)形成或包括硅化物(cosix)。根据本发明的实施例，第一和第二欧姆接触层32n和32p可以由
‘
cosi2相’的硅化物(cosi
x
)形成或包括
‘
cosi2相’的硅化物(cosi
x
)。因此，可以改善接触电阻，并且可以形成具有低电阻的硅化钴(cosi
x
)。
76.随后，第一导电内衬33n可以形成在第一欧姆接触层32n上方并与第一欧姆接触层32n直接接触。第一导电内衬33n可以共形地形成在接触孔31内。第一导电内衬33n可以覆盖第一欧姆接触层32n的上表面和层间电介质层30的侧壁。第二导电内衬33p可以形成在第二欧姆接触层32p上方并与第二欧姆接触层32p直接接触。第二导电内衬33p可以共形地形成在接触孔31内。第二导电内衬33p可以覆盖第二欧姆接触层32p的上表面和层间电介质层30的侧壁。第一和第二导电内衬33n和33p可以由金属或金属氮化物形成，或包括金属或金属氮化物。第一和第二导电内衬33n和33p可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，第一和第二导
电内衬33n和33p可以由氮化钛形成或包括氮化钛。
77.第一金属接触插塞34n可以形成在第一导电内衬33n上方并与第一导电内衬33n直接接触。可以在填充第一导电内衬33n上方的接触孔31时形成第一金属接触插塞34n。第二金属接触插塞34p可以形成在第二导电内衬33p上方并与第二导电内衬33p直接接触。可以在填充第二导电内衬33p上方的接触孔31时形成第二金属接触插塞34p。可以包括将第一和第二金属接触插塞34n和34p平坦化的工艺。因此，第一和第二金属接触插塞34n和34p的上表面可以位于与层间电介质层30的上表面相同的水平上。
78.第一和第二金属接触插塞34n和34p可以由含金属的材料形成或包括含金属的材料。第一和第二金属接触插塞34n和34p可以由金属材料或金属化合物形成，或包括金属材料或金属化合物。第一和第二金属接触插塞34n和34p可以包括含钨(w)的材料。第一和第二金属接触插塞34n和34p可以包括钨或钨化合物。
79.第一和第二金属接触插塞34n和34p可以例如通过化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)形成。第一和第二金属接触插塞34n和34p可以使用等离子体来提高沉积效果。第一和第二金属接触插塞34n和34p可以通过诸如等离子体增强cvd(pecvd)或等离子体增强ald(peald)的方法形成。根据本发明的实施例，第一和第二金属接触插塞34n和34p可以例如通过化学气相沉积(cvd)形成。根据本发明的实施例，第一和第二金属接触插塞34n和34p可以由钨(w)或cvd
‑
w形成或包括钨(w)或cvd
‑
w。
80.参考图2g，金属线层35a可以形成在第一和第二金属接触插塞34n和34p以及层间电介质层30上方并与第一和第二金属接触插塞34n和34p以及层间电介质层30直接接触。
81.金属线层35a可以例如通过化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)形成。可以使用等离子体来提高金属线层35a的沉积效果。金属线层35a可以通过诸如等离子体增强cvd(pecvd)或等离子体增强ald(peald)的方法形成。根据本发明的实施例，金属线层35a可以通过物理气相沉积(pvd)形成。根据本发明的实施例，形成第一和第二金属接触插塞34n和34p的方法和形成金属线层35a的方法可以不同。根据本发明的另一个实施例，第一和第二金属接触插塞34n和34p以及金属线层35a可以形成为一体化的。
82.金属线层35a可以由含金属的材料形成或包括含金属的材料。金属线层35a可以由金属材料或金属化合物形成，或包括金属材料或金属化合物。金属线层35a可以由含金属的材料形成或包括含金属的材料。金属线层35a可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。金属线层35a可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，金属线层35a可以由含有钨(w)的材料形成或包括含有钨(w)的材料。金属线层35a可以由钨(w)、pvd
‑
w或钨化合物形成，或包括钨(w)、pvd
‑
w或钨化合物。
83.金属线硬掩模层36a和金属线掩模37可依次形成在金属线层35a上方。金属线硬掩模层36a可以由电介质材料形成或包括电介质材料。金属线掩模37可以由光敏膜图案形成或包括光敏膜图案。金属线掩模37可以具有在一个方向上延伸的线形状。
84.参考图2h，可以在第一金属接触插塞34n和层间电介质层30上形成与第一晶体管耦接的第一预备金属线35n'和第一金属线硬掩模36n。可以在第二金属接触插塞34p和层间电介质层30上形成与第二晶体管耦接的第二金属线35p和第二金属线硬掩模36p。
85.可以通过使用金属线掩模37并刻蚀金属线硬掩模层36a来形成第一和第二金属线硬掩模36n和36p。可以通过使用图案化的第一和第二金属线硬掩模36n和36p并刻蚀金属线层35a来形成第一预备金属线35n'和第二金属线35p。第一预备金属线35n'和第二金属线35p的线宽可以与第一和第二金属接触插塞34n和34p的线宽相同或不同。第一预备金属线35n'和第二金属线35p的线宽可以大于第一和第二金属接触插塞34n和34p的线宽。第一预备金属线35n'可以通过第一金属接触插塞34n耦接到第一源/漏极区29n。第二金属线35p可以通过第二金属接触插塞34p耦接到第二源/漏极区29p。
86.参考图2i，覆盖层37a可以形成在层间电介质层30上方并与层间电介质层30直接接触。覆盖层37a可以覆盖第一预备金属线35n'、第二金属线35p、以及第一和第二金属线硬掩模36n和36p。覆盖层37a的厚度h3可以大于第二金属线35p的厚度h1和第一和第二金属线硬掩模36n和36p的厚度h2之和。覆盖层37a可以由电介质材料形成或包括电介质材料。覆盖层37a可以由氮化硅形成或包括氮化硅。覆盖层37a可以包括不良的台阶覆盖性的材料。例如，覆盖层37a可以由等离子体增强化学气相沉积(pecvd)形成。
87.覆盖第二金属线35p和第二区域t2的覆盖掩模38可以形成在第二金属线硬掩模36p上方。覆盖掩模38可以包括光敏膜图案。由于覆盖掩模38仅在第二区域t2中形成，因此在随后的刻蚀工艺中，除第二区域t2以外的部分可能不会受到保护。
88.参考图2j，为了形成厚度小于第二金属线35p的厚度的第一金属线35n，可以通过利用覆盖掩模38来刻蚀覆盖层37a、第一金属线硬掩模36n和第一预备金属线35n'。例如，可以在第一区域t1中形成第一覆盖层37n和第一金属线35n，并且可以在第二区域t2中形成第二覆盖层37p。在第一区域t1中，可以去除所有的第一金属线硬掩模36n，并可以保留第一覆盖层37n的一部分，并且可以形成第一金属线35n。第一覆盖层37n可以覆盖第一金属线35n的侧壁。第二覆盖层37p可以覆盖第二金属线35p的侧壁和上部。第二覆盖层37p可以由与第一覆盖层37n相同的材料形成。
89.图2k是图2j中所示区域a的放大图。参考图2k，第一金属线35n的厚度可以小于第一预备金属线35n'。第一金属线35n的厚度h5和第一覆盖层37n的厚度h4可以是相同的。因此，可以暴露第一金属线35n的上表面。第一覆盖层37n的厚度h4可以低于第二覆盖层37p的厚度h3。第二覆盖层37p的厚度h3可以大于第二金属线35p的厚度h1和第二金属线硬掩模36p的厚度h2之和。
90.第一金属线35n的厚度h5和第二金属线35p的厚度h1可以彼此相同或不同。第一金属线35n的厚度h5可以小于第二金属线35p的厚度h1。第一金属线35n的底面和第二金属线35p的底面可以位于相同水平上，并且第一金属线35n的上表面可以低于第二金属线35p的上表面。第一金属线35n的厚度h5与第二金属线35p的厚度h1之间的差值可以为大约至大约的范围，第一金属线35n的厚度h5可以比第二金属线35p的厚度h1小大约
91.由于根据本发明的一个实施例，在半导体器件中，将第一金属线35n的厚度h5形成为小于第二金属线35p的厚度h1，因此相邻的第一金属线35n之间的电容可以减小。因此，c
sa
可以降低，并且随着c
sa
的降低，感测裕度可以提高。另外，由于半导体器件中，将第一金属线35n的厚度h5形成为小于第二金属线35p的厚度h1，因此，半导体器件在第二区域t2中的电阻可以保持为低。因此，半导体器件可以同时获得由于电容减小而提高感测裕度的效果和降低除第一晶体管以外的有关区域的电阻的效果。
92.图3是示出根据本发明的另一实施例的半导体器件200的剖视图。
93.参考图3，半导体器件200可以类似于图1a中所示的半导体器件100。同样出现在图1a的半导体器件100中的构成元件可以使用相同的附图标记。在下文中，可以省略对相同构成元件的详细描述。
94.半导体器件200可以包括衬底101和在衬底101上形成的第一和第二区域t1和t2。
95.第一区域t1可以称为第一外围电路区域，并且第二区域t2可以称为第二外围电路区域。
96.第一区域t1可以包括第一晶体管，并且第二区域t2可以包括第二晶体管。
97.第一区域t1的第一晶体管可以包括第一有源区104n、形成在第一有源区104n上方并直接接触第一有源区104n的第一栅极结构113n、形成在第一栅极结构113n的两个侧壁上的第一栅极间隔件115n、以及形成在第一有源区104n中以与第一栅极结构113n的两侧对齐的第一源/漏极区105n。第二区域t2的第二晶体管可以包括第二有源区104p、形成在第二有源区104p上方并直接接触第二有源区104p的第二栅极结构113p、形成在第二栅极结构113p的两个侧壁上的第二栅极间隔件115p、以及形成在第二有源区104p中以与第二栅极结构113p的两侧对齐的第二源/漏极区105p。
98.第一栅极结构113n可以包括形成在第一有源区104n上方并直接接触第一有源区104n的第一栅极电介质层107n、在第一栅极电介质层107n上方的第一下栅电极109n、在第一下栅电极109n上方的第一阻挡层110n、在第一阻挡层110n上方的第一上栅电极111n、以及在第一上栅电极111n上方的第一栅极硬掩模112n。第二栅极结构113p可以包括形成在第二有源区104p上方并直接接触第二有源区104p的第二栅极电介质层107p、在第二栅极电介质层107p上方的第二下栅电极109p、在第二下栅电极109p上方的第二阻挡层110p、在第二阻挡层110p上方的第二上栅电极111p、以及在第二上栅电极111p上方的第二栅极硬掩模112p。
99.第一区域t1的第一源/漏极区105n可以通过第一金属接触插塞118n与第一金属线119n耦接。第一欧姆接触层116n和第一导电内衬117n可以形成在第一金属接触插塞118n和第一源/漏极区105n之间。第一金属接触插塞118n可以穿透第一层间电介质层114n以与第一源/漏极区105n耦接。第二区域t2的第二源/漏极区105p可以通过第二金属接触插塞118p与第二金属线119p耦接。第二欧姆接触层116p和第二导电内衬117p可以形成在第二金属接触插塞118p和第二源/漏极区105p之间。第二金属接触插塞118p可以穿透第二层间电介质层114p以与第二源/漏极区105p耦接。
100.第一区域t1的第一上栅电极111n可以通过第一栅极接触插塞118gn与第一栅极金属线119gn耦接。第一栅极导电内衬117gn可以形成在第一栅极接触插塞118gn和第一上栅电极111n之间。根据本发明的另一个实施例，第一栅极接触插塞118gn可以包括其中省略了第一栅极导电内衬117gn的无阻挡金属结构。第一栅极导电内衬117gn可以包括与第一导电内衬117n相同的材料。第一栅极导电内衬117gn可以由金属或金属氮化物形成，或包括金属或金属氮化物。第一栅极导电内衬117gn可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第一栅极导电内衬117gn可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组
合。第一栅极接触插塞118gn可以穿透第一栅极硬掩模112n以与第一上栅电极111n耦接。
101.第一金属线119n可以位于第一金属接触插塞118n上方。第一栅极金属线119gn可以位于第一栅极接触插塞118gn上方。第一栅极金属线119gn可以包括与第一金属线119n相同的材料。第一栅极金属线119gn可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第一栅极金属线119gn可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，第一栅极金属线119gn可以由含有钨(w)的材料形成或包括含有钨(w)的材料。第一栅极金属线119gn可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。第一栅极金属线119gn可以通过第一栅极接触插塞118gn与第一上栅电极111n耦接。
102.第一覆盖层121n可以填充在第一金属线119n和第一栅极金属线119gn之间的空间。第一覆盖层121n可以覆盖第一金属线119n的侧壁。第一覆盖层121n可以覆盖第一栅极金属线119gn的侧壁。第一覆盖层121n的厚度可以与第一栅极金属线119gn的厚度相同。第一覆盖层121n的底面和第一栅极金属线119gn的底面可以位于相同水平上，第一覆盖层121n的上表面和第一栅极金属线119gn的上表面可以位于相同水平上。第一覆盖层121n可以用于保护第一金属线119n和第一栅极金属线119gn免受后续工艺的影响。第一覆盖层121n可以由电介质材料形成或包括电介质材料。第一覆盖层121n可以由氮化硅形成或包括氮化硅。
103.第二区域t2的第二上栅电极111p可以通过第二栅极接触插塞118gp与第二栅极金属线119gp耦接。第二栅极导电内衬117gp可以形成在第二栅极接触插塞118gp和第二上栅电极111p之间。第二栅极接触插塞118gp可以包括其中省略了第二栅极导电内衬117gp的无阻挡金属结构。第二栅极导电内衬117gp可以由与第二导电内衬117p相同的材料形成。第二栅极导电内衬117gp可以由金属或金属氮化物形成，或包括金属或金属氮化物。第二栅极导电内衬117gp可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第二栅极导电内衬117gp可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。第二栅极接触插塞118gp可以穿透第二栅极硬掩模112p以与第一上栅电极111p耦接。
104.第二金属线119p可以位于第二金属接触插塞118p上方。第二栅极金属线119gp可以位于第二栅极接触插塞118gp上方。第二金属线119p可以通过第二金属接触插塞118p和第二欧姆接触层116p与第二源/漏极区105p耦接。第二栅极金属线119gp可以包括与第二金属线119p相同的材料。第二栅极金属线119gp可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成或包括上述中的一种或更多种。第二栅极金属线119gp可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，第二栅极金属线119gp可以由含有钨(w)的材料形成或包括含有钨(w)的材料。第二栅极金属线119gp可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。第二栅极金属线119gp可以通过第二栅极接触插塞118gp与第二上栅电极111p耦接。
105.第二覆盖层121p可以填充在第二金属线119p和第二栅极金属线119gp之间的空
间。第二覆盖层121p可以覆盖第二金属线119p的侧壁。第二覆盖层121p可以覆盖第二栅极金属线119gp的侧壁。第二覆盖层121p的厚度可以大于第二栅极金属线119gp的厚度。第二覆盖层121p的底面和第二栅极金属线119gp的底面可以位于相同水平上，并且第二覆盖层121p的上表面可以位于比第二栅极金属线119gp的上表面高的水平上。第二覆盖层121p可以用于保护第二金属线119p和第二栅极金属线119gp免受后续工艺的影响。第二覆盖层121p可以由电介质材料形成或包括电介质材料。第二覆盖层121p可以由氮化硅形成或包括氮化硅。
106.第一栅极金属线119gn的厚度和第二栅极金属线119gp的厚度可以不同。根据本发明的实施例，第一栅极金属线119gn的厚度可以小于第二栅极金属线119gp的厚度。第一栅极金属线119gn的底面和第二栅极金属线119gp的底面可以位于相同水平上，并且第一栅极金属线119gn的上表面可以位于比第二栅极金属线119gp的上表面低的水平上。第一栅极金属线119gn的厚度和第二栅极金属线119gp的厚度之间的差值可以为大约130至大约170的范围。根据本发明的实施例，第一栅极金属线119gn的厚度和第二栅极金属线119gp的厚度之间的差值可以为大约根据本发明的实施例，第一栅极金属线119gn的厚度可以比第二栅极金属线119gp的厚度薄大约
107.半导体器件200可以包括cmosfet，且第一晶体管可以包括nmosfet，第二晶体管可以包括pmosfet。根据本发明的另一个实施例，半导体器件200可以包括不同的nmosfet。第一nmosfet可以是具有薄的第一栅极电介质层的nmosfet，而第二nmosfet可以是具有比第一栅极电介质层要厚的第二栅极电介质层的nmosfet。根据本发明的另一个实施例，半导体器件200可以包括不同的pmosfet。第一pmosfet可以是具有薄的第一栅极电介质层的pmosfet，而第二pmosfet可以是具有比第一栅极电介质层要厚的第二栅极电介质层的pmosfet。
108.半导体器件200可以包括dram的外围电路。半导体器件200可以包括存储单元的外围电路，并且第一晶体管可以是与存储单元的位线耦接的晶体管，第二晶体管可以是与存储单元的字线耦接的晶体管。第一晶体管可以是感测放大器sa，第二晶体管可以是例如子字线驱动器swd。
109.由于根据本发明的一个实施例，在半导体器件200中，第一栅极金属线119gn的厚度形成为小于第二栅极金属线119gp的厚度，因此相邻的第一栅极金属线119gn之间的电容可以减小。因此，c
sa
可以降低，并且随着c
sa
的降低，感测裕度可以提高。另外，由于在半导体器件200中，第一栅极金属线119gn的厚度形成为小于第二栅极金属线119gp的厚度，因此，半导体器件200在第二区域t2中的电阻可以保持较低。因此，半导体器件200可以同时获得由于降低第一区域t1的电容而提高感测裕度的效果和降低除第一区域t1以外的区域的电阻的效果。
110.图4是示出根据本发明的实施例的半导体器件的平面图。
111.半导体器件300可以包括存储单元区域mc和外围电路区域tr。
112.可以在存储单元区域mc中形成多个存储单元。每个存储单元可以包括存储单元有源区204c、掩埋字线bg、位线结构bl和电容器cap。掩埋字线bg可以在第一方向x上延伸，并且位线结构bl可以在第二方向y上延伸。第一方向x和第二方向y可以彼此交叉。每个位线结构bl可以包括位线226、位线间隔件229和位线接触插塞222。存储单元区域mc可以包括储存
节点接触插塞235和着陆垫(landing pad)234。着陆垫234可以与储存节点接触插塞235和位线226重叠。
113.在外围电路区域tr中，可以形成构成外围电路的晶体管(在下文中简称为
‘
外围晶体管’)。外围电路区域tr可以包括第一区域t1和第二区域t2。第一区域t1可以被称为第一外围电路区域，并且第二区域t2可以被称为第二外围电路区域。第一区域t1可以是指要在其中形成具有至少一个薄栅极电介质层的晶体管的区域。第二区域t2可以是指要在其中形成具有至少一个厚栅极电介质层的晶体管的区域。第一区域t1可以包括第一晶体管，而第二区域t2可以包括第二晶体管。第一区域t1可以是感测放大器sa，而第二区域t2可以是例如子字线驱动器swd。第一区域t1的第一晶体管可以是与存储单元的位线耦接的晶体管，而第二区域t2的第二晶体管可以是与存储单元的字线耦接的晶体管。外围电路区域tr可以包括外围电路有源区204n和204p以及栅电极211n和211p。
114.图5a是示出图4中所示的半导体器件300的剖视图。图5a是沿图4中所示的线a
‑
a'和线b
‑
b'截取的剖视图。
115.图5b是图5a中所示区域k的放大图。
116.参考图5a，半导体器件300可以包括衬底201、形成在衬底201中的存储单元区域mc、与存储单元区域mc耦接的着陆垫234、形成在衬底201中的第一和第二区域t1和t2、以及分别与第一和第二区域t1和t2耦接的第一和第二金属线217n和217p。第一区域t1可以称为第一外围电路区域，而第二区域t2可以称为第二外围电路区域。第一区域t1可以是指要在其中形成具有至少一个薄栅极电介质层的晶体管的区域。第二区域t2可以是指要在其中形成具有至少一个厚栅极电介质层的晶体管的区域。第一区域t1可以包括第一晶体管，而第二区域t2可以包括第二晶体管。第一区域t1可以是感测放大器sa，而第二区域t2可以是例如子字线驱动器swd。
117.隔离层203可以形成在衬底201中。隔离层203可以形成在沟槽202中。可以由隔离层203在衬底201中限定多个有源区204c、204n和204p。可以由隔离层203在存储单元区域mc中限定存储单元有源区204c。存储单元有源区204c可以具有由隔离层203隔离的形状。可以由隔离层203在外围电路区域tr中限定第一有源区204n和第二有源区204p。
118.衬底201可以是适合半导体加工的任何材料。衬底201可以包括半导体衬底。衬底201可以例如由含硅的材料形成。衬底201可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、它们的组合或它们的多层结构。衬底201还可以包括其他半导体材料如锗。衬底201可以包括第iiiv族半导体衬底，例如，复合半导体衬底，如gaas。衬底201可以包括绝缘体上硅(soi)衬底。隔离层203可以通过浅沟槽隔离(sti)工艺形成。
119.以下，描述了外围电路区域tr的结构。
120.第一区域t1的第一晶体管可以包括第一有源区204n、形成在第一有源区204上方并直接接触第一有源区204n的第一栅极结构211n、形成在第一栅极结构211n的两个侧壁上的第一栅极间隔件212n、以及形成在第一有源区204n中以与第一栅极结构211n的两侧对齐的第一源/漏极区205n。第一源/漏极区205n可以掺杂有n型杂质或p型杂质。第一源/漏极区205n可以包括n型杂质，如砷(as)或磷(p)。第一源/漏极区205n可以包括低浓度源/漏极区和高浓度源/漏极区。
121.第一栅极结构211n可以包括形成在第一有源区204n上且直接接触第一有源区
204n的第一栅极电介质层206n、在第一栅极电介质层206n上的第一下栅电极207n、在第一下栅电极207n上的第一阻挡层208n、在第一阻挡层208n上的第一上栅电极209n、以及在第一上栅电极209n上的第一栅极硬掩模210n。第一栅极结构211n可以包括第一栅极电介质层206n、第一下栅电极207n、第一阻挡层208n和第一上栅电极209n的叠层。第一栅极结构211n可以是平面栅极、凹槽栅极、掩埋栅极、ω栅极和鳍状栅极中的至少一种。根据本发明的实施例，第一栅极结构211n可以是平面栅极。
122.第一栅极电介质层206n可以位于衬底201上方。第一栅极电介质层206n可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高k材料可以是或包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)或其组合。第一栅极电介质层206n可进一步包括界面层(未示出)。界面层可以由氧化硅、氮化硅或其组合形成，或包括氧化硅、氮化硅或其组合。可以通过将界面层和高k材料层叠而形成第一栅极电介质层206n。
123.第一下栅电极207n可以形成在第一栅极电介质层206n上方并与第一栅极电介质层206n直接接触。第一下栅电极207n可以由半导体材料形成或包括半导体材料。第一下栅电极207n可以掺杂有杂质。例如，可以通过掺杂工艺如注入工艺来掺杂杂质。根据本发明的实施例，第一下栅电极207n可以由多晶硅形成或包括多晶硅。根据本发明的另一个实施例，第一下栅电极207n可以由含金属的材料形成。
124.第一阻挡层208n可以位于第一下栅电极207n上方。第一阻挡层208n的高度可以低于第一下栅电极207n的高度。第一阻挡层208n可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，第一阻挡层208n可以由含有氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。
125.第一上栅电极209n可以位于第一阻挡层208n上方。第一上栅电极209n可以由含金属的材料形成或包括含金属的材料。第一上栅电极209n可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的实施例，第一上栅电极209n可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
126.第一栅极硬掩模210n可以位于第一上栅电极209n上方。第一栅极硬掩模210n可以由针对第一上栅电极209n具有刻蚀选择性的电介质材料形成。第一栅极硬掩模210n的高度可以大于第一上栅电极209n的高度。第一栅极硬掩模210n可以由氧化硅、氮化硅、氮氧化硅或其组合形成，或包括氧化硅、氮化硅、氮氧化硅或其组合。根据本发明的实施例，第一栅极硬掩模210n可以由氮化硅形成。
127.第一栅极间隔件212n可以位于第一栅极结构211n的两个侧壁上。第一栅极间隔件212n可以由电介质材料形成。第一栅极间隔件212n可以由低k材料形成或包括低k材料。第一栅极间隔件212n可以由氧化物或氮化物形成，或包括氧化物或氮化物。第一栅极间隔件212n可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第一栅极间隔件212n可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第一栅极间隔件212n可以是或包括多层间隔件。第一栅极间隔件212n可以是或包括气隙(未示出)。因此，可以在第一栅极间隔件212n的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第
三间隔件可以位于第一间隔件和第二间隔件之间。在多层间隔件中可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。在另一个实施例中，多层间隔件可以包括第一间隔件、第二间隔件以及在第一间隔件和第二间隔件之间的气隙。
128.第一区域t1的第一源/漏极区205n可以通过第一金属接触插塞216n与第一金属线217n耦接。第一欧姆接触层214n和第一导电内衬215n可以形成在第一金属接触插塞216n和第一源/漏极区205n之间。第一欧姆接触层214n可以由金属硅化物形成或包括金属硅化物。第一导电内衬215n可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第一金属接触插塞216n可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。例如，第一导电内衬215n可以由氮化钛形成或包括氮化钛，并且第一金属接触插塞216n可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。根据本发明的另一个实施例，它可以包括其中省略了第一导电内衬215n的无阻挡金属结构。
129.第一金属接触插塞216n可以填充在第一层间电介质层213n中的接触孔(未示出)。第一金属接触插塞216n可以穿过第一层间电介质层213n耦接到第一源/漏极区205n。第一层间电介质层213n可以由电介质材料形成或包括电介质材料。第一层间电介质层213n可以由氧化硅、氮化硅、低k材料或其组合形成，或包括氧化硅、氮化硅、低k材料或其组合。第一金属接触插塞216n可以由含金属的材料形成或包括含金属的材料。
130.第一金属线217n可以位于第一金属接触插塞216n上方。第一金属线217n可以通过第一金属接触插塞216n和第一欧姆接触层214n耦接到第一源/漏极区205n。第一金属线217n可以由含金属的材料形成或包括含金属的材料。第一金属线217n可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第一金属线217n可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，第一金属线217n可以由含有钨(w)的材料形成或包括含有钨(w)的材料。第一金属线217n可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
131.第一覆盖层219n可以填充在第一金属线217n之间的空间。第一覆盖层219n可以覆盖第一金属线217n的侧壁。参考图5b，第一覆盖层219n的厚度d2可以与第一金属线217n的厚度d1相同。第一覆盖层219n的底面和第一金属线217n的底面可以位于相同水平上，第一覆盖层219n的上表面和第一金属线217n的上表面也可以位于相同水平上。第一覆盖层219n可以用于保护第一金属线217n免受后续工艺的影响。第一覆盖层219n可以由电介质材料形成或包括电介质材料。第一覆盖层219n可以由氮化硅形成或包括氮化硅。
132.第二区域t2的第二晶体管可以包括第二有源区204p、形成在第二有源区204p上方并直接接触第二有源区204p的第二栅极结构211p、形成在第二栅极结构211p的侧壁上的第二栅极间隔件212p、以及形成在第二有源区204p中以与第二栅极结构211p的两侧对齐的第二源/漏极区205p。第二源/漏极区205p可以掺杂有n型杂质或p型杂质。第二源/漏极区205p可以包括n型杂质，如砷(as)或磷(p)。第二源/漏极区205p可以包括低浓度源/漏极区和高浓度源/漏极区。
133.第二栅极结构211p可以包括形成在第二有源区204p上方并直接接触第二有源区
204p的第二栅极电介质层206p、在第二栅极电介质层206p上的第二下栅电极207p、在第二下栅电极207p上的第二阻挡层208p、在第二阻挡层208p上的第二上栅电极209p、以及在第二上栅电极209p上的第二栅极硬掩模210p。第二栅极结构211p可以包括第二栅极电介质层206p、第二下栅电极207p、第二阻挡层208p和第二上栅电极209p的叠层。
134.第二栅极结构211p可以位于衬底201上方。第二栅极结构211p可以是平面栅极、凹槽栅极、掩埋栅极、ω栅极和鳍状栅极中的至少一种。根据本发明的实施例，第二栅极结构211p可以是平面栅极。
135.第二栅极电介质层206p可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高k材料可以是或包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)或其组合。第二栅极电介质层206p还可以包括界面层(未示出)。界面层可以由氧化硅、氮化硅或其组合形成，或包括氧化硅、氮化硅或其组合。可以通过将界面层和高
‑
k材料层叠而形成第二栅极电介质层206p。
136.第二下栅电极207p可以形成在第二栅极电介质层206p上方并与第二栅极电介质层206p直接接触。第二下栅电极207p可以由半导体材料形成或包括半导体材料。第二下栅电极207p可以掺杂有杂质。例如，可以通过掺杂工艺如注入来掺杂杂质。根据本发明的实施例，第二下栅电极207p可以由多晶硅形成或包括多晶硅。根据本发明的另一个实施例，第二下栅电极207p可以由含金属的材料形成。
137.第二阻挡层208p可以位于第二下栅电极207p上方。第二阻挡层208p的高度可以低于第二下栅电极207p的高度。第二阻挡层208p可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，第二阻挡层208p可以由含有氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。
138.第二上栅电极209p可以位于第二阻挡层208p上方。第二上栅电极209p可以由含金属的材料形成或包括含金属的材料。第二上栅电极209p可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的实施例，第二上栅电极209p可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
139.第二栅极硬掩模210p可以位于第二上栅电极209p上方。第二栅极硬掩模210p可以由针对第二上栅电极209p具有刻蚀选择性的电介质材料形成。第二栅极硬掩模210p的高度可以高于第二上栅电极209p的高度。第二栅极硬掩模210p可以由氧化硅、氮化硅、氮氧化硅或其组合形成，或包括氧化硅、氮化硅、氮氧化硅或其组合。根据本发明的实施例，第二栅极硬掩模210p可以由氮化硅形成。
140.第二栅极间隔件212p可以位于第二栅极结构211p的两个侧壁上。第二栅极间隔件212p可以由电介质材料形成。第二栅极间隔件212p可以由低k材料形成或包括低k材料。第二栅极间隔件212p可以由氧化物或氮化物形成，或包括氧化物或氮化物。第二栅极间隔件212p可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第二栅极间隔件212p可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第二栅极间隔件212p可以是或包括多层间隔件。第二栅极间隔件212p可以是或包括气隙(未示出)。例如，可以在第二栅极间隔件212p的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第
三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
141.第二区域t2的第二源/漏极区205p可以通过第二金属接触插塞216p与第二金属线217p耦接。第二欧姆接触层214p和第二导电内衬215p可以形成在第二金属接触插塞216p和第二源/漏极区205p之间。第二欧姆接触层214p可以由金属硅化物形成或包括金属硅化物。第二导电内衬215p可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第二金属接触插塞216p可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。例如，第二导电内衬215p可以由氮化钛形成或包括氮化钛，并且第二金属接触插塞216p可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。根据本发明的另一个实施例，它可以包括其中省略了第二导电内衬215p的无阻挡金属结构。
142.第二金属接触插塞216p可以填充第二层间电介质层213p中的接触孔(未示出)。第二金属接触插塞216p可以穿过第二层间电介质层213p耦接到第二源/漏极区205p。第二层间电介质层213p可以由电介质材料形成或包括电介质材料。第二层间电介质层213p可以由氧化硅、氮化硅、低k材料或其组合形成，或包括氧化硅、氮化硅、低k材料或其组合。第二金属接触插塞216p可以由含金属的材料形成或包括含金属的材料。
143.第二金属线217p可以位于第二金属接触插塞216p上方。第二金属线217p可以通过第二金属接触插塞216p和第二欧姆接触层214p耦接到第二源/漏极区205p。
144.参考图5b，第一金属线217n的厚度d1和第二金属线217p的厚度d3可以不同。根据本发明的实施例，第一金属线217n的厚度d1可以小于第二金属线217p的厚度d3。第一金属线217n的底面和第二金属线217p的底面可以位于相同水平上，并且第一金属线217n的上表面可以位于比第二金属线217p的上表面低的水平上。第一金属线217n的厚度d1和第二金属线217p的厚度d3之间的差值可以为大约到大约的范围，根据本发明的实施例，第一金属线217n的厚度d1和第二金属线217p的厚度d3之间的差值可以为大约根据本发明的实施例，第一金属线217n的厚度d1可以比第二金属线217p的厚度d3薄大约
145.第二金属线217p可以由含金属的材料形成或包括含金属的材料。第二金属线217p可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第二金属线217p可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，第二金属线217p可以由含有钨(w)的材料形成或包括含有钨(w)的材料。第二金属线217p可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
146.第二覆盖层219p可以填充第二金属线217p之间的空间。第二覆盖层219p可以覆盖第二金属线217p的侧壁和上部。第二覆盖层219p可以填充第二金属线217p之间的空间。第二覆盖层219p可以罩盖第二金属线217p和金属线硬掩模218。参考图5b，第二覆盖层219p的厚度d5可以大于第二金属线217p的厚度d3和金属线硬掩模218的厚度d4之和。第二覆盖层219p的厚度d5可以大于第一覆盖层219n的厚度d2。第二覆盖层219p的底面和第一覆盖层219n的底面可以位于相同水平上，第二覆盖层219p的上表面可以位于比第一覆盖层219n的
上表面高的水平。第二覆盖层219p可以用于保护第二金属线217p免受后续工艺的影响。第二覆盖层219p可以由电介质材料形成或包括电介质材料。第二覆盖层219p可以由氮化硅形成或包括氮化硅。第二覆盖层219p可以由与第一覆盖层219n相同的材料形成。
147.以下，将描述存储单元区域mc的结构。
148.存储单元有源区204c可以包括单元源/漏极区220。单元源/漏极区220可以掺杂有n型杂质或p型杂质。单元源/漏极区220可以包括n型杂质，如砷(as)或磷(p)。
149.位线接触插塞222可以形成在衬底201上方。位线接触插塞222可以与单元源/漏极区220耦接。位线接触插塞222可以位于位线接触孔221内。位线接触孔221可以形成在单元区域层间电介质层224中。单元区域层间电介质层224可以形成在衬底201上方。单元区域层间电介质层224可以由电介质材料形成或包括电介质材料。位线接触插塞222的下表面可以低于衬底201的上表面。位线接触插塞222的宽度可以小于位线接触孔221的直径。位线接触插塞222可以由多晶硅或金属材料形成。
150.可以在位线接触插塞222的两个侧壁上形成电介质插塞223。电介质插塞223可以位于位线接触孔221中。电介质插塞223可以独立形成在位线接触插塞222的两侧。位线接触插塞222和电介质插塞223可以位于位线接触孔221中，电介质插塞223可以被位线接触插塞222隔离。电介质插塞223的上表面可以与位线接触插塞222的上表面位于相同水平上。电介质插塞223可以由电介质材料形成或包括电介质材料。电介质插塞223可以由氮化硅形成或包括氮化硅。
151.位线结构228可以形成在位线接触插塞222的上方。位线结构228可以包括单元阻挡层225、位线226和位线硬掩模227的叠层。
152.单元阻挡层225可以形成在位线接触插塞222上方并与位线接触插塞222直接接触。单元阻挡层225可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，单元阻挡层225可以由含有氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。单元阻挡层225的高度可以与第一和第二阻挡层208n和208p的高度相同。单元阻挡层225可以包括与第一和第二阻挡层208n和208p相同的材料。
153.位线226和位线接触插塞222可以具有相同的线宽。位线226可以在一个方向上延伸，并覆盖单元阻挡层225。位线226可以由含金属的材料形成或包括含金属的材料。位线226可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的实施例，位线226可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。位线226和第一和第二上栅电极209n和209p可以由相同的材料形成。
154.位线硬掩模227可以由电介质材料形成或包括电介质材料。位线硬掩模227可以由氮化硅形成或包括氮化硅。位线硬掩模227和第一和第二栅极硬掩模210n和210p可以由相同的材料制成。
155.位线内衬间隔件229可以形成在位线结构228的两个侧壁上。位线内衬间隔件229可以由电介质材料形成。位线内衬间隔件229可以由低k材料形成或包括低k材料。位线内衬间隔件229可以由氧化物或氮化物形成，或包括氧化物或氮化物。位线内衬间隔件229可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。位线内衬间隔
件229可以由sio2、si3n4或sin形成或包括sio2、si3n4或sin。位线内衬间隔件229可以是或包括多层间隔件。位线内衬间隔件229可以是或包括气隙。例如，可以在位线内衬间隔件229的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
156.储存节点接触插塞235可以形成在相邻的单元源/漏极区220上方。储存节点接触插塞235可以包括下插塞230、单元欧姆接触层231、单元导电内衬232和上插塞233。
157.下插塞230可以形成在单元区域层间电介质层224内。下插塞230可以与位线226及位线接触插塞222相邻。下插塞230可以包括灯泡型。因此，下插塞230与单元源/漏极区220之间的接触面积可以增加。单元欧姆接触层231可以形成在下插塞230上方并与下插塞230直接接触。单元欧姆接触层231可以由金属硅化物形成或包括金属硅化物。接触电阻可以通过单元欧姆接触层231而降低。单元导电内衬232可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。
158.着陆垫234可以形成在储存节点接触插塞235上方并与储存节点接触插塞235直接接触。储存节点接触插塞235和着陆垫234可被称为半金属插塞(smp)。着陆垫234可以与储存节点接触插塞235电连接。着陆垫234的一部分可以与位线结构228重叠。因此，可以保证重叠裕度(overlap margin)。可以包括含有在着陆垫234上方的储存节点的电容器(未示出)。
159.下插塞230可以是含硅的材料，并且上插塞233和着陆垫234可以是含金属的材料。下插塞230可以由多晶硅形成或包括多晶硅，并且上插塞233和着陆垫234可以由钨(w)形成或包括钨(w)。上插塞233的形成方法和着陆垫234的形成方法可以彼此相同或不同。根据本发明的实施例，上插塞233可以通过化学气相沉积(cvd)工艺形成，而着陆垫234则可以通过物理气相沉积(pvd)工艺形成。根据本发明的另一个实施例，上插塞233和着陆垫234可以同时形成。
160.参考图5b，着陆垫234的厚度d6可以与第一和第二金属线217n和217p的厚度d1和d3相同或不同。根据本发明的实施例，着陆垫234的厚度d6可以与第一金属线217n的厚度d1相同。着陆垫234的厚度d6可以与第二金属线217p的厚度d3不同。着陆垫234的厚度d6可以小于第二金属线217p的厚度d3。着陆垫234的底面和第一金属线217n的底面可以位于相同水平上，并且着陆垫234的上表面可以和第一金属线217n的上表面位于相同水平上。着陆垫234的底面和第二金属线217p的底面可以位于相同水平上，并且着陆垫234的上表面可以位于比第二金属线217p的上表面低的水平。着陆垫234的厚度d6与第二金属线217p的厚度d3之间的差值可以为大约至大约的范围，根据本发明的实施例，着陆垫234的厚度d6与第二金属线217p的厚度d3之间的差值可以为大约根据本发明的实施例，着陆垫234的厚度d6可以比第二金属线217p的厚度d3薄大约
161.着陆垫234可以由含金属的材料形成或包括含金属的材料。着陆垫234可以由金
(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。着陆垫234可以由导电材料的单层膜或多层膜形成。根据本发明的实施例，着陆垫234可以由含有钨(w)的材料形成或包括含有钨(w)的材料。着陆垫234可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。着陆垫234可以包括与第一和第二金属线217n和217p相同的材料。
162.单元覆盖层219c可以填充在上插塞233和着陆垫234之间的空间。单元覆盖层219c可以覆盖着陆垫234的侧壁。单元覆盖层219c可以覆盖位线内衬间隔件229的上部。可以将单元覆盖层219c进行平坦化以暴露着陆垫234的上表面。单元覆盖层219c可以平行于着陆垫234延伸。因此，单元覆盖层219c的上表面可以与着陆垫234的上表面位于相同水平上。单元覆盖层219c的上表面可以与第一覆盖层219n的上表面位于相同水平上。单元覆盖层219c可以保护位线结构228和储存节点接触插塞235免受后续工艺的影响。单元覆盖层219c可以由电介质材料形成或包括电介质材料。单元覆盖层219c可以由氮化硅形成或包括氮化硅。
163.可以在着陆垫234、单元覆盖层219c、第一和第二金属线217n和217p以及第一和第二覆盖层219n和219p上方形成刻蚀停止层236。与着陆垫234电连接的存储元件237可以形成在着陆垫234上方并与着陆垫234直接接触。存储元件237可以多种形式予以实现。存储元件237可以是电容器。例如，存储元件237可以包括与着陆垫234接触的储存节点。该储存节点可以具有圆筒或柱体的形式。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电容器电介质层可以是层叠了第一氧化锆、氧化铝和第二氧化锆的zaz结构。板节点(plate node)可以形成在电容器电介质层上方并与电容器电介质层直接接触。储存节点和板节点可以由含金属的材料形成或包括含金属的材料。存储元件237可以包括可变电阻器。该可变电阻器可以包括相变材料。根据本发明的另一个实施例，可变电阻器可以包括过渡金属氧化物。根据本发明的又一个实施例，可变电阻器可以是磁隧道结(mtj)。
164.半导体器件300可以包括cmosfet，并且第一晶体管可以包括nmosfet，第二晶体管可以包括pmosfet。根据本发明的另一个实施例，半导体器件300可以包括不同的nmosfet，并且第一晶体管可以包括第一nmosfet，第二晶体管可以包括第二nmosfet。第一nmosfet可以是具有薄的第一栅极电介质层的nmosfet，而第二nmosfet可以是具有比第一栅极电介质层厚的第二栅极电介质层的nmosfet。根据本发明的另一个实施例，半导体器件300可以包括不同的pmosfet，并且第一晶体管可以包括第一pmosfet，第二晶体管可以包括第二pmosfet。第一pmosfet可以是具有薄的第一栅极电介质层的pmosfet，而第二pmosfet可以是具有厚的第二栅极电介质层的pmosfet。
165.半导体器件300可以包括存储单元的外围电路，并且第一晶体管可以是与存储单元的位线耦接的晶体管，第二晶体管可以是与存储单元的字线耦接的晶体管。半导体器件300可以包括dram的外围电路，第一区域t1中的第一晶体管可以是感测放大器sa，并且第二区域t2中的第二晶体管可以是例如子字线驱动器swd。
166.在根据本发明实施例的半导体器件300中，由于第一金属线217n的厚度d1被形成为小于第二金属线217p的厚度d3，因此相邻的第一金属线217n之间的电容可以减小。例如，c
sa
可以减小，并且随着c
sa
的减小，感测裕度可以得到改善。另外，由于在半导体器件300中，
第一金属线217n的厚度d1被形成为小于第二金属线217p的厚度d3，因此，半导体器件300在第二区域t2中的电阻可以保持较低。因此，半导体器件300可以同时获得由于电容减小而提高感测裕度的效果和降低除第一晶体管以外的区域的电阻的效果。
167.图6a至6n是示出根据本发明的一个实施例的制造半导体器件的方法的剖视图。
168.图7a至7b是沿图4中所示的线c
‑
c'截取的剖视图。它们显示了根据本发明的一个实施例的另一种制造半导体器件的方法。
169.参考图6a，制备了衬底11。衬底11可以包括存储单元区域mc和外围电路区域tr。可以在存储单元区域mc中形成多个存储单元。可以在外围电路区域tr中形成外围晶体管。外围电路区域tr可以包括第一区域t1和第二区域t2。第一区域t1可以被称为第一外围电路区域，而第二区域t2可以被称为第二外围电路区域。第一区域t1可以是指要在其中形成具有至少一个薄栅极电介质层的晶体管的区域。第二区域t2可以是指要在其中形成具有至少一个厚栅极电介质层的晶体管的区域。第一区域t1可以包括第一晶体管，而第二区域t2可以包括第二晶体管。第一区域t1可以是例如感测放大器sa，而第二区域t2可以是例如子字线驱动器swd。
170.衬底11可以是适合于半导体加工的任何材料。衬底11可以包括半导体衬底。衬底11可以例如由含硅的材料形成。衬底11可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、其组合或其多层结构。衬底11还可以包括其他半导体材料如锗。衬底11可以包括第iiiv族半导体衬底，例如复合半导体衬底如gaas。衬底11可以包括绝缘体上硅(soi)衬底。
171.隔离层13可以形成于衬底11中。隔离层13可以通过浅沟槽隔离(sti)工艺形成。隔离层13可以形成在沟槽12中。可以由隔离层13在存储单元区域mc中限定多个存储单元有源区14c。存储单元有源区14c可以包括由隔离层13隔离的形状。可以由隔离层13在第一区域t1中限定第一有源区14n。可以由隔离层13在第二区域t2中限定第二有源区14p。隔离层13可以由氮化硅、氧化硅或其组合形成，或包括氮化硅、氧化硅或其组合。
172.可以在存储器单元有源区14c中形成单元源/漏极区50。可以执行掺杂工艺以形成单元源/漏极区50。掺杂工艺可以包括诸如注入或等离子体掺杂(plad)的工艺。单元源/漏极区50可以用相同导电类型的杂质进行掺杂。单元源/漏极区50可以对应于源极区和漏极区。单元源/漏极区50可以具有相同的深度。单元源/漏极区50可以是要与位线接触插塞或储存节点接触插塞235耦接的区域。
173.在存储单元区域mc中，单元区域层间电介质层51可以形成在衬底11上方并与衬底11直接接触。单元区域层间电介质层51可以由氧化硅、氮化硅、低k材料或其组合形成，或包括氧化硅、氮化硅、低k材料或其组合。
174.图7a是沿图4中所示的线c
‑
c'截取的剖视图。
175.参考图7a，可以在衬底11中形成掩埋字线结构。该掩埋字线结构可以包括栅极沟槽40、覆盖栅极沟槽40的底面和侧壁的栅极电介质层41、在栅电介质层41上方部分填充栅极沟槽40的掩埋字线42、形成在掩埋字线42上方的栅极覆盖层43。
176.形成掩埋字线结构的方法如下。
177.首先，可以在衬底11中形成栅极沟槽40。栅极沟槽40可以具有穿过存储单元有源区14c和隔离层13的线形状。可以通过在衬底11上方形成掩模图案(未示出)并将掩模图案
用作刻蚀掩模来执行刻蚀工艺，从而形成栅极沟槽40。为了形成栅极沟槽40，可以使用层间电介质层51作为刻蚀阻挡层。单元区域层间电介质层51可以具有由掩模图案图案化的形状。该单元区域层间电介质层51可以由氧化硅形成或包括氧化硅。单元区域层间电介质层51可以包括teos。栅极沟槽40的底面可以位于比隔离层13的底面高的水平上。栅极沟槽40可以具有足够的深度以增加后续掩埋字线的平均横截面积。例如，掩埋字线的电阻可以减小。虽然未示出，但隔离层13的一部分可以凹陷，以将存储单元有源区14c的上部突出于栅极沟槽40下方。例如，可以使栅极沟槽40下方的隔离层13选择性地凹陷。因此，可以在栅极沟槽40下方形成鳍状区域(未示出)。该鳍状区域可以是通道区域的一部分。
178.接下来，可以在栅极沟槽40的底面和侧壁上形成栅极电介质层41。在形成栅极电介质层41之前，可以修复栅极沟槽40表面的刻蚀损伤。例如，在通过热氧化处理形成牺牲性氧化物之后，可以去除该牺牲性氧化物。可以通过热氧化处理形成栅极电介质层41。例如，可以通过氧化栅极沟槽40的底面和侧壁而形成栅极电介质层41。根据本发明的另一个实施例，可以通过沉积方法，例如化学气相沉积(cvd)或原子层沉积(ald)形成栅极电介质层41。
179.栅极电介质层41可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高
‑
k材料、氧化物、氮化物、氮氧化物或其组合。高
‑
k材料可以包括含铪材料。该含铪材料可以是或包括氧化铪、氧化硅铪(hafnium silicon oxide)、氮氧化硅铪(hafnium silicon oxynitride)或其组合。根据本发明的另一个实施例，高k材料可以包括氧化镧、氧化铝镧(lanthanum aluminum oxide)、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝、以及其组合。对于高k材料，也可以选择性地使用其它已知的高k材料。根据本发明的另一个实施例，可以通过沉积内衬多晶硅层，然后对内衬多晶硅层进行自由基氧化而形成栅极电介质层41。根据本发明的另一个实施例，可以通过形成内衬氮化硅层，然后对内衬氮化硅层进行自由基氧化而形成栅极电介质层41。
180.接着，掩埋字线42可以形成在栅极电介质层41上方并与栅极电介质层41直接接触。可以通过形成导电层(未示出)以填充栅极沟槽40，然后执行凹陷工艺来形成掩埋字线42。可以通过执行回蚀工艺，或通过依次执行化学机械抛光(cmp)工艺和回蚀工艺来执行凹陷工艺。掩埋字线42可以具有部分填充栅极沟槽40的凹陷形状。掩埋字线42的上表面可以位于比存储单元有源区14c的上表面低的水平上。
181.掩埋字线42可以由金属、金属氮化物或其组合形成，或包括金属、金属氮化物或其组合。例如，掩埋字线42可以由氮化钛(tin)、钨(w)或氮化钛/钨(tin/w)形成。氮化钛/钨(tin/w)可以是在共形地形成氮化钛后使用钨部分填充栅极沟槽40的结构。可以将氮化钛单独用作掩埋字线42，并且可以将其称为具有
‘
仅tin’结构的掩埋字线42。
182.接下来，栅极覆盖层43可以形成在掩埋字线42上方并与掩埋字线42直接接触。栅极沟槽40在掩埋字线42上方的剩余部分可以用栅极覆盖层43填充。栅极覆盖层43的上表面可以位于与单元区域层间电介质层51的上表面相同的水平上。为此，可以在形成栅极覆盖层43时执行cmp工艺。栅极覆盖层43可以由电介质材料形成或包括电介质材料。栅极覆盖层43可以由氮化硅形成或包括氮化硅。根据本发明的另一个实施例，栅极覆盖层43可以由氧化硅形成或包括氧化硅。根据本发明的另一个实施例，栅极覆盖层43可以具有non(氮化物
‑
氧化物
‑
氮化物)结构。
183.在形成栅极覆盖层43之后，可以在存储单元有源区14c中形成单元源/漏极区50。
可以执行掺杂工艺以形成单元源/漏极区50。掺杂工艺可以包括诸如注入或等离子体掺杂(plad)的工艺。单元源/漏极区50可以用相同导电类型的杂质进行掺杂。单元源/漏极区50可以对应于源极区和漏极区。单元源/漏极区50可以具有相同的深度。该单元源/漏极区50可以是要与位线接触插塞或储存节点接触插塞235耦接的区域。
184.可以由掩埋字线42和单元源/漏极区50在存储单元区域mc中形成单元晶体管。
185.参考图6b和7b，可以在单元区域层间电介质层51中形成位线开口52。可以通过使用位线开口掩模(未示出)作为刻蚀掩模并刻蚀单元区域层间电介质层51，来形成位线开口52。位线开口掩模可以包括光致抗蚀剂图案。位线开口掩模可以覆盖外围电路区域tr。因此，在位线开口52的刻蚀工艺过程中可以保护外围电路区域tr。从俯视的角度来看，位线开口52可以是圆形或椭圆形。衬底11的一部分可以由位线开口52暴露。位线开口52的直径可以比单元源/漏极区50的直径宽。因此，围绕单元源/漏极区50的隔离层13的一部分可以由位线开口52暴露。位线开口52的下表面可以位于比衬底11的上表面低的水平上。
186.栅极电介质层53a可以形成在外围电路区域tr的衬底11上方并与外围电路区域tr的衬底11直接接触。栅极电介质层53a的高度可以低于层间电介质层51的高度。当栅极电介质层53a形成时，由于存储单元区域mc覆盖有掩模图案(未示出)，所以栅极电介质层53a可以仅在外围电路区域tr中形成。栅极电介质层53a可以由高k材料、氧化物、氮化物、氮氧化物或其组合形成，或包括高k材料、氧化物、氮化物、氮氧化物或其组合。例如，高k材料可以是或包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)或其组合。栅极电介质层53a还可以包括界面层(未示出)。界面层可以由氧化硅、氮化硅或其组合形成，或包括氧化硅、氮化硅或其组合。可以通过将界面层和高k材料层叠而形成栅极电介质层53a。
187.图7b是沿图4中的线c
‑
c'截取的剖视图。
188.参考图7b，在形成位线开口52的刻蚀工艺中，可以对单元源/漏极区50、隔离层13和一部分栅极覆盖层43进行刻蚀。位线开口52下方的栅极覆盖层43、单元源/漏极区50和隔离层13可以凹陷至预定的深度。例如，位线开口52的底部可以延伸进入衬底11中。随着位线开口52的延伸，单元源/漏极区50的一部分的表面可以凹陷，并且单元源/漏极区50的该部分的表面可以低于有源区14c的上表面。位线开口52可以被称为“位线接触孔”。位线开口52可以对应于图5a的位线接触孔221。
189.参考图6c，在存储单元区域mc中，预备插塞54a可以在位线开口52中形成。预备插塞54a可以填充位线开口52。预备插塞54a的上表面可以位于与层间电介质层51的上表面相同的水平上。在外围电路区域tr中，下栅电极层55a可以形成在栅极电介质层53a上方并与栅极电介质层53a直接接触。
190.预备插塞54a和下栅电极层55a可以同时形成。可以采用覆盖单元区域层间电介质层51、位线开口52和栅极电介质层53a的导电层55'来形成预备插塞54a和下栅电极层55a。随后，可以执行将导电层55'平坦化以暴露出预备插塞54a的上表面的工艺。因此，可以暴露预备插塞54a的上表面。预备插塞54a的上表面可以位于与层间电介质层51的上表面相同的水平上。预备插塞54a的上表面可以位于与下栅电极层55a的上表面相同的水平。根据本发明的另一个实施例，预备插塞54a和下栅电极层55a可以通过选择性外延生长(seg)形成。例如，预备插塞54a可以包括seg硅磷(sip)。以这种方式，预备插塞54a可以通过选择性外延生长形成，而不带孔隙。
191.预备插塞54a和下栅电极层55a可以包括相同的材料。预备插塞54a和下栅电极层55a可以由半导体材料形成或包括半导体材料。预备插塞54a和下栅电极层55a可以包括含硅材料。预备插塞54a和下栅电极层55a可以由多晶硅形成或包括多晶硅。多晶硅可以掺杂有杂质。
192.参考图6d，阻挡金属层56a可以形成在单元区域层间电介质层51、预备插塞54a和下栅电极层55a上方并与它们直接接触。阻挡金属层56a的高度可以低于下栅电极层55a的高度。阻挡金属层56a的高度可以低于栅极电介质层53a的高度。阻挡金属层56a可以由氮化钛(tin)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)或其组合。根据本发明的实施例，阻挡金属层56a可以由含有氮化钛(tin)的材料形成或包括含有氮化钛(tin)的材料。
193.金属层57a可以形成在阻挡金属层56a上方并与阻挡金属层56a直接接触。金属层57a可以由具有比预备插塞54a和下栅电极层55a低的比电阻的材料形成。金属层57a可以由具有比预备插塞54a和下栅电极层55a低的比电阻的金属材料形成或包括上述金属材料。例如，金属层57a可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。根据本发明的实施例，金属层57a可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
194.硬掩模层58a可以形成在金属层57a上。硬掩模层58a可以由电介质材料形成。硬掩模层58a可以由针对金属层57a具有刻蚀选择性的材料形成。硬掩模层58a可以由氧化硅、氮化硅、氮氧化硅或其组合形成，或包括氧化硅、氮化硅、氮氧化硅或其组合。根据本发明的实施例，硬掩模层58a可以由氮化硅形成。
195.硬掩模图案hmp可以形成在硬掩模层58a上方并与硬掩模层58a直接接触。硬掩模图案hmp可以包括光致抗蚀剂图案。硬掩模图案hmp可以包括在一个方向上延伸的线形状。存储单元区域mc的硬掩模图案hmp的线宽可以小于位线开口52的直径。存储单元区域mc的硬掩模图案hmp的线宽可以小于外围电路区域tr的硬掩模图案hmp的线宽。
196.参考图6e，可以形成位线结构bl、第一栅极结构pg1和第二栅极结构pg2。位线结构bl可以形成在存储单元区域mc中，并且第一栅极结构pg1和第二栅极结构pg2可以形成在外围电路区域tr中。位线结构bl、第一栅极结构pg1和第二栅极结构pg2可以同时形成。位线结构bl可以包括位线接触插塞54、单元阻挡层56c、位线57c和位线硬掩模58c。第一栅极结构pg1可以包括第一栅极电介质层53n、第一下栅电极55n、第一阻挡层56n、第一上栅电极57n和第一栅极硬掩模58n。第二栅极结构pg2可以包括第二栅极电介质层53p、第二下栅电极55p、第二阻挡层56p、第二上栅电极57p和第二栅极硬掩模58p。
197.将描述形成位线结构bl的方法。
198.可以通过使用硬掩模图案hmp作为刻蚀掩模来刻蚀硬掩模层58a。由此，可以形成位线硬掩模58c。可以通过使用位线硬掩模58c作为刻蚀掩模，来刻蚀金属层57a、阻挡金属层56a和预备插塞54a。因此，可以形成位线57c、单元阻挡层56c和位线接触插塞54。位线接触插塞54、单元阻挡层56c、位线57c和位线硬掩模58c的线宽可以是相同的。
199.位线接触插塞54可以形成在单元源/漏极区50上方并与单元源/漏极区50直接接触。位线接触插塞54可以与单元源/漏极区50和位线结构bl彼此耦接。位线接触插塞54的线宽可以小于位线开口52的直径。因此，可以在位线接触插塞54的两个侧壁中形成间隙g。间
隙g可以独立地形成在位线接触插塞54的两个侧壁上。例如，一个位线接触插塞54和一对间隙g可以位于位线开口52中，并且该对间隙g可以被位线接触插塞54隔离。
200.位线57c可以在一个方向上延伸，并且覆盖位线接触插塞54。位线57c可以以线状延伸。
201.将描述形成第一栅极结构pg1的方法。
202.可以通过使用硬掩模图案hmp作为刻蚀掩模对硬掩模层58a进行刻蚀。由此，可以形成第一栅极硬掩模58n。可以通过使用第一栅极硬掩模58n作为刻蚀掩模，来刻蚀金属层57a、阻挡金属层56a和预备插塞54a。由此，可以形成第一栅极电介质层53n、第一下栅电极55n、第一阻挡层56n和第一上栅电极57n。第一栅极电介质层53n、第一下栅电极55n、第一阻挡层56n和第一上栅电极57n的线宽可以相同。
203.将描述形成第二栅极结构pg2的方法。
204.可以通过使用硬掩模图案hmp作为刻蚀掩模来刻蚀硬掩模层58a。由此，可以形成第二栅极硬掩模58p。可以通过使用第二栅极硬掩模58p作为刻蚀掩模，来刻蚀金属层57a、阻挡金属层56a和预备插塞54a。因此，可以形成第二栅极电介质层53p、第二下栅电极55p、第二阻挡层56p和第二上栅电极57p。第二栅极电介质层53p、第二下栅电极55p、第二阻挡层56p和第二上栅电极57p的线宽可以相同。
205.位线结构bl、第一栅极结构pg1和第二栅极结构pg2可以同时形成。位线结构bl、第一栅极结构pg1和第二栅极结构pg2可以通过一次刻蚀工艺同时形成。因此，可以简化刻蚀工艺。在形成位线结构bl、第一栅极结构pg1和第二栅极结构pg2之后，可以去除硬掩模图案hmp。
206.随后，可以在位线接触插塞54的两个侧壁上形成电介质插塞59。电介质插塞59可以位于位线开口52中。电介质插塞59可以呈填充间隙g的柱状。电介质插塞59可以防止间隙g在后续过程中被任何材料填充。电介质插塞59可以独立地形成在位线接触插塞54的两侧。位线接触插塞54和电介质插塞59可以位于位线开口52中，并且电介质插塞59可以被位线接触插塞54隔离。电介质插塞59可以呈线状。电介质插塞59的上表面可以位于与位线接触插塞54的上表面相同的水平处。
207.电介质插塞59可以由电介质材料形成或包括电介质材料。电介质插塞59可以由氧化物或氮化物形成，或包括氧化物或氮化物。电介质插塞59可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。电介质插塞59可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。
208.参考图6f，位线结构bl的两个侧壁上可以形成位线内衬间隔件60c。位线内衬间隔件60c可以由电介质材料形成。位线内衬间隔件60c可以由低k材料形成或包括低k材料。位线内衬间隔件60c可以由氧化物或氮化物形成，或包括氧化物或氮化物。位线内衬间隔件60c可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。位线内衬间隔件60c可以由sio2、si3n4或sin形成或包括sio2、si3n4或sin。位线内衬间隔件60c可以是或包括多层间隔件。位线内衬间隔件60c可以是或包括气隙(未示出)。因此，可以在位线内衬间隔件60c的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位
于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
209.第一栅极间隔件60n可以形成在第一栅极结构pg1的两个侧壁上。第一栅极间隔件60n可以由电介质材料形成。第一栅极间隔件60n可以由低k材料形成或包括低k材料。第一栅极间隔件60n可以由氧化物或氮化物形成，或包括氧化物或氮化物。第一栅极间隔件60n可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第一栅极间隔件60n可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第一栅极间隔件60n可以是或包括多层间隔件。第一栅极间隔件60n可以是或包括气隙。因此，可以在第一栅极间隔件60n的两个侧壁上形成一对线型气隙。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
210.第二栅极间隔件60p可以形成在第二栅极结构pg2的两个侧壁上。第二栅极间隔件60p可以由电介质材料形成。第二栅极间隔件60p可以由低k材料形成或包括低k材料。第二栅极间隔件60p可以由氧化物或氮化物形成，或包括氧化物或氮化物。第二栅极间隔件60p可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。第二栅极间隔件60p可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。第二栅极间隔件60p可以是或包括多层间隔件。第二栅极间隔件60p可以是或包括气隙(未示出)。例如，一对线型气隙可以形成在第二栅极间隔件60p的两个侧壁上。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件和第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及位于第一间隔件和第二间隔件之间的气隙。
211.位线间隔件60c和第一和第二栅极间隔件60n和60p可以同时形成。位线内衬间隔件60c和第一和第二栅极间隔件60n和60p可以保护位线结构bl、第一栅极结构pg1和第二栅极结构pg2免受后续工序的影响。
212.随后，可以在第一栅极结构pg1两侧的第一有源区14n的内部掺杂杂质以形成第一源/漏极区61n。可以在第二栅极结构pg2两侧的第二有源区14p的内部掺杂杂质以形成第二源/漏极区61p。第一和第二源/漏极区61n和61p可以掺杂n型杂质或p型杂质。第一和第二源/漏极区61n和61p可以包括n型杂质，如砷(as)或磷(p)。第一和第二源/漏极区61n和61p可以包括低浓度源/漏极区和高浓度源/漏极区。第一和第二源/漏极区61n和61p可以通过两个步骤形成。第一和第二源/漏极区61n和61p可以包括具有深的结深度的区域和具有浅的结深度的区域。
213.参考图6g，可以形成填充位线结构bl、第一栅极结构pg1和第二栅极结构pg2之间的间隙的层间电介质层62。可以对层间电介质层62进行平坦化以暴露位线结构bl、第一栅极结构pg1和第二栅极结构pg2的上部。在层间电介质层62的平坦化过程中，可以对位线内衬间隔件60c进行平坦化以暴露位线结构bl的上表面。在层间电介质层62的平坦化过程中，可以对第一和第二栅极间隔件60n和60p进行平坦化以暴露第一和第二栅极结构pg1和pg2
的上表面。层间电介质层62可以平行于位线结构bl延伸。层间电介质层62可以平行于第一和第二栅极结构pg1和pg2延伸。
214.层间电介质层62可以由针对位线间隔件60c和第一和第二栅极间隔件60n和60p具有刻蚀选择性的材料形成。层间电介质层62可以由电介质材料形成或包括电介质材料。层间电介质层62可以由氧化物或氮化物形成，或包括氧化物或氮化物。层间电介质层62可以由氧化硅、氮化硅或金属氧化物形成，或包括氧化硅、氮化硅或金属氧化物。层间电介质层62可以由sio2、si3n4或sin形成，或包括sio2、si3n4或sin。层间电介质层62例如可以包括旋涂电介质材料(sod)。
215.随后，外围掩模图案63可以形成在外围电路区域tr的层间电介质层62上方并与外围电路区域tr的层间电介质层62直接接触。外围掩模图案63可以仅使存储单元区域mc开放，而覆盖外围电路区域tr。因此，在随后的工艺中，可以仅保护外围电路区域tr。
216.随后，可以在存储单元区域mc的层间电介质层62中形成储存节点接触开口64。可以通过使用储存节点接触开口掩模(未示出)作为刻蚀掩模来刻蚀存储单元区域mc的层间电介质层62，从而形成储存节点接触开口64。储存节点接触开口掩模可以包括光致抗蚀剂图案。储存节点接触开口掩模可以覆盖外围电路区域tr。例如，在储存节点接触开口64的刻蚀工艺中可以保护外围电路区域tr。
217.储存节点接触开口64可以形成在位线结构bl之间。储存节点接触开口64的底面可以延伸进入衬底11中。当形成储存节点接触开口64时，隔离层13、单元区域层间电介质层51和单元源/漏极区50可以凹陷至预定的深度。衬底11的一部分可以由储存节点接触开口64暴露。储存节点接触开口64的下表面可以位于比衬底11的上表面低的水平上。储存节点接触开口64的底面可以位于比位线接触插塞54的底面高的水平上。
218.可以执行浸出(dip
‑
out)和修整(trimming)工艺以形成储存节点接触开口64。可以通过浸出工艺形成储存节点接触开口64，而不会损失位线内衬间隔件60c。储存节点接触开口64的侧面和底部区域可以通过修整工艺扩大。可以通过修整工艺去除衬底11的一部分和单元区域层间电介质层51。可以通过干法刻蚀工艺刻蚀单元区域层间电介质层51。根据本发明的实施例，可以通过各向同性刻蚀工艺来刻蚀单元区域层间电介质层51。例如，单元源/漏极区50可以由储存节点接触开口64暴露。储存节点接触开口64的下部可以在横向方向上延伸以具有灯泡形状。
219.随后，可以在储存节点接触开口64中形成储存节点接触插塞。该储存节点接触插塞可以包括在后续工艺中形成的下插塞65、以及单元欧姆接触层、单元导电内衬和上插塞。首先，可以形成下插塞65。位线内衬间隔件60c可以位于位线57c和下插塞65之间。电介质插塞59可以位于位线接触插塞54和下插塞65之间。下插塞65的底面可以与单元源/漏极区50耦接。下插塞65的上表面可以位于比位线57c的上表面低的水平上。
220.可以通过沉积多晶硅以填充储存节点接触开口64，并依次执行平坦化工艺和回蚀工艺来形成下插塞65。在下插塞65形成的同时，可以由外围掩模图案63保护外围电路区域tr。
221.下插塞65可以包括含硅材料。下插塞65可以掺杂有杂质。例如，可以通过掺杂工艺如注入来掺杂杂质。根据本发明的实施例，下插塞65可以由多晶硅形成或包括多晶硅。
222.可以在下插塞65形成后去除外围掩模图案63。
223.参考图6h，在外围电路区域tr中，可以在层间电介质层62中形成金属线开口66。可以采用金属线接触掩模(未示出)来形成金属线开口66。金属线接触掩模可以覆盖存储单元区域mc。因此，在随后的刻蚀工艺中可以保护存储单元区域mc。可以通过使用金属线接触掩模作为刻蚀掩模来刻蚀外围电路区域tr的层间电介质层62。因此，可以形成金属线开口66，并且可以暴露第一和第二源/漏极区61n和61p的表面。
224.随后，单元欧姆接触层67c可以形成在下插塞65上方并与下插塞65直接接触。第一欧姆接触层67n可以形成在第一源/漏极区61n的暴露表面上。第二欧姆接触层67p可以形成在第二源/漏极区61p的暴露表面上。可以进行可硅化金属层的沉积和退火以形成单元欧姆接触层67c、第一欧姆接触层67n和第二欧姆接触层67p。单元欧姆接触层67c、第一欧姆接触层67n和第二欧姆接触层67p可以同时形成。
225.单元欧姆接触层67c、第一欧姆接触层67n和第二欧姆接触层67p可以由金属硅化物形成或包括金属硅化物。单元欧姆接触层67c、第一欧姆接触层67n和第二欧姆接触层67p可以由硅化物(cosi
x
)形成或包括硅化物(cosi
x
)。根据本发明的实施例，单元欧姆接触层67c、第一欧姆接触层67n和第二欧姆接触层67p可以由
‘
cosi2相’的硅化物形成或包括
‘
cosi2相’的硅化物。因此，可以形成低电阻的硅化钴，同时改善接触电阻。
226.参考图6i，单元导电内衬68c可以形成在单元欧姆接触层67c的上表面和位线内衬间隔件60c的一部分的侧表面上。第一导电内衬68n可以形成在第一欧姆接触层67n的上表面和金属线开口66的暴露表面上。第二导电内衬68p可以形成在第二欧姆接触层67p的上表面和金属线开口66的暴露表面上。单元导电内衬68c和第一和第二导电内衬68n和68p可以由金属或金属氮化物形成，或包括金属或金属氮化物。单元导电内衬68c和第一和第二导电内衬68n和68p可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)和氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)和氮化钨(wn)或其组合。根据本发明的实施例，单元导电内衬68c和第一和第二导电内衬68n和68p可以由氮化钛形成或包括氮化钛。
227.随后，上插塞69c可以形成在单元导电内衬68c上方并与单元导电内衬68c直接接触。上插塞69c可以填充储存节点接触开口64的其余部分。第一金属接触插塞69n可以形成在第一导电内衬68n上方并与第一导电内衬68n直接接触。第二金属接触插塞69p可以形成在第二导电内衬68p上方并与第二导电内衬68p直接接触。第一和第二金属接触插塞69n和69p可以填充金属线开口66的其余部分。
228.用于形成上插塞69c和第一和第二金属接触插塞69n和69p的方法可以相同或不同。根据本发明的实施例，用于形成上插塞69c和第一和第二金属接触插塞69n和69p的方法可以相同。根据本发明的实施例，上插塞69c和第一和第二金属接触插塞69n和69p可以同时形成。可以例如通过化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)，来形成上插塞69c和第一和第二金属接触插塞69n和69p。可以使用等离子体来提高沉积上插塞69c和第一和第二金属接触插塞69n和69p的效果。可以通过诸如等离子体增强cvd(pecvd)或等离子体增强ald(peald)的方法形成上插塞69c和第一和第二金属接触插塞69n和69p。根据本发明的实施例，可以例如通过化学气相沉积(cvd)形成上插塞69c和第一和第二金属接触插塞69n和69p。
229.随后，可以进行对上插塞69c和第一和第二金属接触插塞69n和69p的平坦化工艺。
可以对上插塞69c进行平坦化，以暴露位线结构bl的上表面。可以对第一和第二金属接触插塞69n和69p进行平坦化，以暴露第一和第二栅极结构pg1和pg2的上表面。因此，上插塞69c的上表面和第一和第二金属接触插塞69n和69p的上表面可以位于相同水平上。
230.上插塞69c和第一和第二金属接触插塞69n和69p可以包括相同的材料。上插塞69c和第一和第二金属接触插塞69n和69p可以由含金属的材料形成或包括含金属的材料。上插塞69c和第一和第二金属接触插塞69n和69p可以包括含钨(w)的材料。上插塞69c和第一和第二金属接触插塞69n和69p可以包括钨或钨化合物。
231.参考图6j，金属线层70a可以形成在上插塞69c和第一和第二金属接触插塞69n和69p上方并与上插塞69c和第一和第二金属接触插塞69n和69p直接接触。金属线层70a可以例如通过化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)形成。可以使用等离子体来提高沉积金属线层70a的效果。金属线层70a可以通过诸如等离子体增强cvd(pecvd)或等离子体增强ald(peald)的方法形成。根据本发明的实施例，金属线层70a可以通过物理气相沉积(pvd)形成。根据本发明的另一个实施例，金属线层70a可以通过与上插塞69c相同的方法形成。金属线层70a可以与上插塞69c一起同时形成。
232.金属线层70a可以由含金属的材料形成或包括含金属的材料。金属线层70a可以由单层膜或多层膜形成。金属线层70a可以包括导电材料。金属线层70a可以由含金属的材料形成或包括含金属的材料。金属线层70a可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。根据本发明的实施例，金属线层70a可以包括含钨(w)的材料。金属线层70a可以由钨(w)、pvd
‑
w或钨化合物形成，或包括钨(w)、pvd
‑
w或钨化合物。
233.金属线硬掩模层71a和金属线掩模72可以依次形成在金属线层70a上方。金属线硬掩模层71a可以由电介质材料形成或包括电介质材料。金属线掩模72可以包括光敏膜图案。金属线掩模72可以具有沿一个方向延伸的线形状。
234.参考图6k，可以通过使用金属线掩模72作为刻蚀掩模来刻蚀金属线硬掩模层71a。作为刻蚀金属线硬掩模层71a的结果，可以形成垫式(pad)硬掩模71c和第一和第二金属硬掩模71n和71p。
235.在存储单元区域mc中，可以通过使用垫式硬掩模71c作为刻蚀掩模来刻蚀金属线层70a。因此，可以形成预备着陆垫70c'。预备着陆垫70c'可以与位线结构bl部分重叠。预备着陆垫70c'可以与上插塞69c电耦接。作为刻蚀金属线层70a的结果，可以暴露出上插塞69c和位线内衬间隔件60c的上部。在上插塞69c中可以形成着陆垫孔70h。着陆垫孔70h的形状并非一成不变。着陆垫孔70h的底面可以位于比位线硬掩模58c的底面高的水平上。
236.在第一区域t1中，可以通过使用第一金属硬掩模71n作为刻蚀掩模来刻蚀金属线层70a。因此，可以形成第一预备金属线70n'。第一预备金属线70n'可以通过第一金属接触插塞69n耦接到第一源/漏极区61n。根据本发明的另一个实施例，第一预备金属线70n'和第一金属接触插塞69n可以形成为一体的。
237.在第二区域t2中，可以通过使用第二金属硬掩模71p作为刻蚀掩模来刻蚀金属线层70a。因此，可以形成第二金属线70p。第二金属线70p可以通过第二金属接触插塞69p与第二源/漏极区61p耦接。根据本发明的另一个实施例，第二金属线70p和第二金属接触插塞
69p可以形成为一体的。
238.预备着陆垫70c'、第一预备金属线70n'和第二金属线70p可以同时形成。第一预备金属线70n'和第二金属线70p的厚度可以与预备着陆垫70c'的厚度相同。
239.参考图6l，覆盖层73a可以形成在衬底110上方并与衬底110直接接触。覆盖层73a可以覆盖垫式硬掩模71c、预备着陆垫70c'、第一和第二金属硬掩模71n和71p、第一预备金属线70n'和第二金属线70p。覆盖层73a可以填充着陆垫孔70h。覆盖层73a的厚度可以大于预备着陆垫70c'的厚度和垫式硬掩模71c的厚度之和。
240.覆盖层73a可以包括不良的阶梯覆盖性的材料。例如，覆盖层73a可以通过等离子体增强化学气相沉积(pecvd)形成。覆盖层73a可以由电介质材料形成或包括电介质材料。覆盖层73a可以由氧化物或氮化物形成，或包括氧化物或氮化物。覆盖层73a可以由氧化硅或氮化硅形成，或包括氧化硅或氮化硅。覆盖层73a可以由氮化硅形成或包括氮化硅。
241.覆盖第二金属线70p和第二区域t2的外围电路掩模74可以形成在覆盖层73a上方并与覆盖层73a直接接触。外围电路掩模74可以包括光敏膜图案。由于外围电路掩模74仅在第二区域t2中形成，因此在随后的刻蚀工艺中可以保护第二区域t2。
242.参考图6m，可以通过使用外围电路掩模74作为刻蚀掩模，对覆盖层73a、垫式硬掩模71c和第一金属硬掩模71n进行刻蚀。可以通过使用垫式硬掩模71c作为刻蚀掩模，来刻蚀覆盖层73a和预备着陆垫70c'。因此，可以在存储单元区域mc中形成单元覆盖层73c和着陆垫70c。可以通过使用第一金属硬掩模71n作为刻蚀掩模，来刻蚀覆盖层73a和第一预备金属线70n'。因此，可以在第一区域t1中形成第一覆盖层73n和第一金属线70n。着陆垫70c和第一金属线70n可以同时形成。着陆垫70c的厚度hc和第一金属线70n的厚度hn可以相同。着陆垫70c的厚度hc和第一金属线70n的厚度hn可以与第二金属线70p的厚度hp相同或不同。
243.着陆垫70c的厚度hc可以小于第二金属线70p的厚度hp。着陆垫70c的底面可以位于与第二金属线70p的底面相同的水平上，并且着陆垫70c的上表面可以位于比第二金属线70p的上表面低的水平上。着陆垫70c的厚度hc与第二金属线70p的厚度hp之间的差值可以为大约至大约的范围，着陆垫70c的厚度hc与第二金属线70p的厚度hp之间的差值可以为大约
244.第一金属线70n的厚度hn可以小于第二金属线70p的厚度hp。第一金属线70n的底面可以位于与第二金属线70p的底面相同的水平上，并且第一金属线70n的上表面可以位于比第二金属线70p的上表面低的水平上。第一金属线70n的厚度hn与第二金属线70p的厚度hp之间的差值可以为大约至大约的范围。第一金属线70n的厚度hn与第二金属线70p的厚度hp之间的差值可以为大约
245.单元覆盖层73c可以填充上插塞69c和着陆垫70c之间的空间。单元覆盖层73c可以覆盖位线内衬间隔件60c的上部。可以对单元覆盖层73c进行平坦化以暴露着陆垫70c的上表面。单元覆盖层73c可以平行于着陆垫70c延伸。单元覆盖层73c的厚度可以与着陆垫70c的厚度hc相同。单元覆盖层73c的底面和着陆垫70c的底面可以位于相同水平上，并且单元覆盖层73c的上表面和着陆垫70c的上表面可以位于相同水平上。单元覆盖层73c可以用于保护着陆垫70c免受后续工序的影响。
246.第一覆盖层73n可以填充第一金属线70n之间的空间。第一覆盖层73n可以覆盖第一金属线70n的侧壁。第一覆盖层73n的厚度可以与第一金属线70n的厚度hn相同。第一覆盖
层73n的底面和第一金属线70n的底面可以位于相同水平上，第一覆盖层73n的上表面和第一金属线70n的上表面也可以位于相同水平上。第一覆盖层73n的厚度和单元覆盖层73c的厚度可以相同。第一覆盖层73n可以用于保护第一金属线70n免受后续工艺的影响。
247.第二覆盖层73p可以填充第二金属线70p之间的空间。第二覆盖层73p可以覆盖第二金属线70p的侧壁和上部。第二覆盖层73p可以罩盖第二金属线70p和第二金属硬掩模71p。第二覆盖层73p的厚度可以大于第二金属线70p的厚度hp和第二金属硬掩模71p的厚度之和。第二覆盖层73p的厚度和第一覆盖层73n的厚度可以不同。第二覆盖层73p的厚度可以大于第一覆盖层73n的厚度。第二覆盖层73p的底面和第一覆盖层73n的底面可以位于相同水平上，并且第二覆盖层73p的上表面可以位于比第一覆盖层73n的上表面高的水平上。第二覆盖层73p的厚度可以大于着陆垫70c的厚度。第二覆盖层73p的底面和着陆垫70c的底面可以位于相同水平上，并且第二覆盖层73p的上表面可以位于比着陆垫70c的上表面高的水平上。第二覆盖层73p可以由与第一覆盖层73n相同的材料形成。
248.参考图6n，刻蚀停止层75可以形成在着陆垫70c、单元覆盖层73c、第一和第二金属线70n和70p、以及第一和第二覆盖层73n和73p的上方并与它们直接接触。与着陆垫70c电连接的存储元件76可以形成在着陆垫70c上方并与着陆垫70c直接接触。存储元件76可以多种形式来实现。存储元件76可以是电容器。例如，存储元件76可以包括与着陆垫70c接触的储存节点。该储存节点可以具有圆筒或柱体的形式。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电容器电介质层可以是层叠了第一氧化锆、氧化铝和第二氧化锆的zaz结构。板节点可以形成在电容器电介质层上方并与电容器电介质层直接接触。储存节点和板节点可以由含金属的材料形成或包括含金属的材料。存储元件76可以包括可变电阻器。该可变电阻器可以包括相变材料。根据本发明的另一个实施例，可变电阻器可以包括过渡金属氧化物。根据本发明的另一个实施例，可变电阻器可以是磁隧道结(mtj)。
249.半导体器件300可以包括cmosfet，且第一晶体管可以包括nmosfet，第二晶体管可以包括pmosfet。根据本发明的另一个实施例，半导体器件300可以包括不同的nmosfet，且第一晶体管可以包括第一nmosfet，第二晶体管可以包括第二nmosfet。第一nmosfet可以是具有薄的第一栅极电介质层的nmosfet，而第二nmosfet可以是具有比第一栅极电介质层要厚的第二栅极电介质层的nmosfet。根据本发明的另一个实施例，半导体器件300可以包括不同的pmosfet，并且第一晶体管可以包括第一pmosfet，第二晶体管可以包括第二pmosfet。第一pmosfet可以是具有薄的第一栅极电介质层的pmosfet，且第二pmosfet可以是具有比第一栅极电介质层要厚的第二栅极电介质层的pmosfet。
250.半导体器件300可以包括存储单元的外围电路，并且第一晶体管可以是与存储单元的位线耦接的晶体管，第二晶体管可以是与存储单元的字线耦接的晶体管。半导体器件300可以包括dram的外围电路，第一区域t1中的第一晶体管可以是感测放大器sa，而第二区域t2中的第二晶体管可以是例如子字线驱动器swd。
251.根据本发明的上述实施例，可以通过使第一金属线70n的厚度hn形成为小于第二金属线70p的厚度hp，来减小第一金属线70n之间的电容。例如，可以降低c
sa
，并且随着c
sa
的降低，可以改善感测裕度。另外，通过将第一金属线70n的厚度hn形成为小于第二金属线70p的厚度hp，第二区域t2中的半导体器件的电阻可以保持较低。因此，半导体器件可以同时获
得由于降低第一区域t1的电容而改善感测裕度的效果和降低除第一区域t1以外的区域的电阻的效果。
252.图8是示出根据本发明的一个实施例的半导体器件400的剖视图。
253.参考图8，半导体器件400可以与图5a中所示的半导体器件300相似。同样出现在图5a的半导体器件300中的构成元件可以使用相同的附图标记。在下文中，可以省略对相同的构成元件的详细描述。
254.半导体器件400可以包括衬底201、形成在衬底201上方的存储单元区域mc、第一区域t1和第二区域t2。第一区域t1可以被称为第一外围电路区域，而第二区域t2可以被称为第二外围电路区域。
255.第一区域t1的第一晶体管可以包括第一有源区204n、形成在第一有源区204上方并直接接触第一有源区204n的第一栅极结构211n、形成在第一栅极结构211n的两个侧壁上的第一栅极间隔件212n、以及形成在第一有源区204n中以与第一栅极结构211n的两侧对齐的第一源/漏极区205n。第二区域t2的第二晶体管可以包括第二有源区204p、形成在第二有源区204p上方并直接接触第二有源区204p的第二栅极结构211p、形成在第二栅极结构211p的两个侧壁上的第二栅极间隔件212p，以及形成在第二有源区204p中以与第二栅极结构211p的两侧对齐的第二源/漏极区205p。第一区域t1的第一源/漏极区205n可以通过第一金属接触插塞216n与第一金属线217n耦接。第一欧姆接触层214n和第一导电内衬215n可以形成在第一金属接触插塞216n和第一源/漏极区205n之间。
256.第一栅极结构211n可以包括形成在第一有源区204n上方并直接接触第一有源区204n的第一栅极电介质层206n、在第一栅极电介质层206n上的第一下栅电极207n、在第一下栅电极207n上的第一阻挡层208n、在第一阻挡层208n上的第一上栅电极209n以及在第一上栅电极209n上的第一栅极硬掩模210n。第二栅极结构211p可以包括形成在第二有源区204p上方并直接接触第二有源区204p的第二栅极电介质层206p、在第二栅极电介质层206p上的第二下栅电极207p、在第二下栅电极207p上的第二阻挡层208p、在第二阻挡层208p上的第二上栅电极209p、以及在第二上栅电极209p上的第二栅极硬掩模210p。第二区域t2的第二源/漏极区205p可以通过第二金属接触插塞216p与第二金属线217p耦接。第二欧姆接触层214p和第二导电内衬215p可以形成在第二金属接触插塞216p和第二源/漏极区205p之间。
257.位线接触插塞222可以形成在存储单元区域mc的衬底201上方并与存储单元区域mc的衬底201直接接触。位线接触插塞222可以耦接到单元源/漏极区220。电介质插塞223可以形成在位线接触插塞222的两个侧壁上。位线结构228可以形成在位线接触插塞222上方。位线结构228可以包括单元阻挡层225、位线226和位线硬掩模227的叠层。位线间隔件229可以形成在位线结构228的两个侧壁上。储存节点接触插塞235可以形成在邻近的单元源/漏极区220上方并与之直接接触。储存节点接触插塞235可以包括下插塞230、单元欧姆接触层231、单元导电内衬232和上插塞233。着陆垫234可以形成在储存节点接触插塞235上方并与储节点接触插塞235直接接触。着陆垫234可与储存节点接触插塞235电耦接。着陆垫234的一部分可以与位线结构228重叠。单元覆盖层219c可以填充上插塞233和着陆垫234之间的空间。单元覆盖层219c可以保护位线结构228和储存节点接触插塞235免受后续工艺的影响。单元覆盖层219c可以由电介质材料形成或包括电介质材料。与着陆垫234电连接的存储
元件237可以形成在着陆垫234上方并与着陆垫234直接接触。存储元件237可以多种形式来实现。存储元件237可以是电容器。
258.第一区域t1的第一上栅电极209n可以通过第一栅极接触插塞216gn与第一栅极金属线217gn耦接。第一栅极导电内衬215gn可以形成在第一栅极接触插塞216gn和第一上栅电极209n之间。第一栅极接触插塞216gn可以包括其中省略了第一栅极导电内衬215gn的无阻挡金属结构。第一栅极导电内衬215gn可以包括与第一导电内衬215n相同的材料。第一栅极导电内衬215gn可以由金属或金属氮化物形成，或包括金属或金属氮化物。第一栅极导电内衬215gn可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第一栅极导电内衬215gn可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。第一栅极接触插塞216gn可以穿透第一栅极硬掩模210n以与第一上栅电极209n耦接。
259.第一金属线217n可以位于第一金属接触插塞216n上方。第一栅极金属线217gn可以位于第一栅极接触插塞216gn上方。第一栅极金属线217gn可以通过第一栅极接触插塞216gn耦接到第一上栅电极209n。第一栅极金属线217gn可以包括与第一金属线217n相同的材料。第一栅极金属线217gn可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第一栅极金属线217gn可以由导电材料的单层膜或多层膜形成。第一栅极金属线217gn可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
260.第一覆盖层219n可以填充第一金属线217n和第一栅极金属线217gn之间的空间。第一覆盖层219n可以覆盖第一金属线217n的侧壁。第一覆盖层219n可以覆盖第一栅极金属线217gn的侧壁。第一覆盖层219n的厚度可以与第一栅极金属线217gn的厚度相同。第一覆盖层219n的底面和第一栅极金属线217gn的底面可以位于相同水平上，第一覆盖层219n的上表面和第一栅极金属线217gn的上表面也可以位于相同水平上。第一覆盖层219n可以用于保护第一金属线217n免受后续工艺的影响。第一覆盖层219n可以由电介质材料形成或包括电介质材料。第一覆盖层219n可以由氮化硅形成或包括氮化硅。
261.第二区域t2的第二上栅电极209p可以通过第二栅极接触插塞216gp与第二栅极金属线217gp耦接。第二栅极导电内衬215gp可以形成在第二栅极接触插塞216gp和第二上栅电极209p之间。第二栅极接触插塞216gp可以包括其中省略了第二栅极导电内衬215gp的无阻挡金属结构。第二栅极导电内衬215gp可以包括与第二导电内衬215p相同的材料。第二栅极导电内衬215gp可以由金属或金属氮化物形成，或包括金属或金属氮化物。第二栅极导电内衬215gp可以由钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合形成，或包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或其组合。第二栅极导电内衬215gp可以由金属、金属氮化物、金属硅化物或其组合形成，或包括金属、金属氮化物、金属硅化物或其组合。第二栅极接触插塞216gp可以穿透第二栅极硬掩模210p以与第二上栅电极209p耦接。
262.第二金属线217p可以位于第二金属接触插塞216p上方。第二栅极金属线217gp可以位于第二栅极接触插塞216gp上方。第二栅极金属线217gp可以通过第二栅极接触插塞
216gp耦接到第二上栅电极209p。第二栅极金属线217gp可以包括与第二金属线217p相同的材料。第二栅极金属线217gp可以由金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)和钼(mo)中的一种或更多种形成，或包括上述中的一种或更多种。第二栅极金属线217gp可以由导电材料的单层膜或多层膜形成。第二栅极金属线217gp可以由钨(w)或钨化合物形成，或包括钨(w)或钨化合物。
263.第二覆盖层219p可以填充第二金属线217p和第二栅极金属线217gp之间的空间。第二覆盖层219p可以覆盖第二栅极金属线217gp的侧壁。第二覆盖层219p的厚度可以大于第二栅极金属线217gp的厚度。第二覆盖层219p的厚度和第一覆盖层219n的厚度可以不同。第二覆盖层219p的底面和第一覆盖层219n的底面可以位于相同水平上，并且第二覆盖层219p的上表面可以位于比第一覆盖层219n的上表面高的水平面上。第二覆盖层219p可以用于保护第二金属线217p和第二栅极金属线217gp免受后续工艺的影响。第二覆盖层219p可以由电介质材料形成或包括电介质材料。第二覆盖层219p可以由氮化硅形成或包括氮化硅。第二覆盖层219p可以由与第一覆盖层219n相同的材料形成。
264.第一栅极金属线217gn的厚度和第二栅极金属线217gp的厚度可以不同。根据本发明的实施例，第一栅极金属线217gn的厚度可以小于第二栅极金属线217gp的厚度。第一栅极金属线217gn的底面和第二栅极金属线217gp的底面可以位于相同水平上，并且第二栅极金属线217gn的上表面可以位于比第二栅极金属线217gp的上表面低的水平上。第一栅极金属线217gn的厚度和第二栅极金属线217gp的厚度之间的差值可以为大约130到大约170的范围。根据本发明的实施例，第一栅极金属线217gn的厚度和第二栅极金属线217gp的厚度之间的差值可以为大约
265.着陆垫234的厚度可以与第一和第二栅极金属线217gn和217gp的厚度相同或不同。根据本发明的实施例，着陆垫234的厚度可以与第一栅极金属线217gn的厚度相同。着陆垫234的厚度可以小于第二栅极金属线217gp的厚度。着陆垫234的底部和第一栅极金属线217gn的底部可以位于相同水平上，并且着陆垫234的上表面可以与第一栅极金属线217gn的上表面位于相同水平上。着陆垫234的底部和第二栅极金属线217gp的底部可以位于相同水平上，并且着陆垫234的上表面可以位于比第二栅极金属线217gp的上表面低的水平上。着陆垫234的厚度与第二栅极金属线217gp的厚度之间的差值可以为大约至大约的范围，根据本发明的实施例，着陆垫234的厚度与第二栅极金属线217gp的厚度之间的差值可以为大约
266.半导体器件400可以包括cmosfet，且第一晶体管可以包括nmosfet，第二晶体管可以包括pmosfet。根据本发明的另一个实施例，半导体器件400可以包括不同的nmosfet，且第一晶体管可以包括第一nmosfet，第二晶体管可以包括第二nmosfet。第一nmosfet可以是具有薄的第一栅极电介质层的nmosfet，而第二nmosfet可以是具有比第一栅极电介质层要厚的第二栅极电介质层的nmosfet。根据本发明的另一个实施例，半导体器件400可以包括不同的pmosfet，并且第一晶体管可以包括第一pmosfet，第二晶体管可以包括第二pmosfet。第一pmosfet可以是具有薄的第一栅极电介质层的pmosfet，而第二pmosfet可以是具有比第一栅极电介质层要厚的第二栅极电介质层的pmosfet。
267.半导体器件400可以包括存储单元的外围电路，并且第一晶体管可以是与存储单
元的位线耦接的晶体管，第二晶体管可以是与存储单元的字线耦接的晶体管。半导体器件400可以包括dram的外围电路，并且第一区域t1中的第一晶体管可以是感测放大器sa，第二区域t2中的第二晶体管可以是例如子字线驱动器swd。
268.在根据本发明实施例的半导体器件400中，由于第一栅极金属线217gn的厚度被形成为小于第二栅极金属线217gp的厚度，因此相邻的第一栅极金属线217gn之间的电容得以减小。例如，可以降低c
sa
，并且随着c
sa
的降低，可以改善感测裕度。另外，在半导体器件400中，由于第一栅极金属线217gn的厚度被形成为小于第二栅极金属线217gp的厚度，因此，半导体器件400在第二区域t2中的电阻可以保持较低。因此，半导体器件400可以同时获得由于电容的减小而改善感测裕度的效果和降低除第一晶体管以外的区域的电阻的效果。
269.根据本发明的一个实施例，可以通过将金属线形成为具有不同的上表面来降低寄生电容。
270.根据本发明的一个实施例，通过将存储单元区域的着陆垫的上表面和外围电路区域中的一些金属线的上表面形成为处于低于外围电路区域中的其他金属线的上表面的水平上，可以降低存储单元区域和外围电路区域的寄生电容。
271.根据本发明的一个实施例，通过同时形成存储单元区域中的着陆垫和外围电路区域中的金属线，可以简化制造工艺。
272.虽然已经就具体的实施例描述了本发明，但对于本领域技术人员来说显而易见的是，在不脱离所述权利要求中所定义的发明的精神和范围的情况下，可以作出各种变化和修饰。