半导体结构的制作方法

1.本技术涉及半导体领域，更具体的，涉及一种半导体结构。


背景技术：

2.随着半导体技术的不断发展，半导体结构的性能越来越强大，而尺寸缺越来越小。为了限制半导体结构在水平方向上的尺寸，半导体厂商设计了各种层叠结构。例如通过混合键合(hybrid bonding)技术可将两个芯片层叠在一起，并使得两个芯片的触点电连接。
3.参考图1和图2，存储器包括存储芯片1和外围电路芯片2，两个芯片1/2可通过混合键合技术叠置。外围电路芯片2可以用于与外部器件电连接，继而可实现对存储芯片1进行读取操作等。在混合键合架构中，两个芯片1/2贴合的界面的外周边(未示出)与外部环境接触。通常在半导体结构的外周边处设置有密封环(seal ring)，该密封环是多种结构按一定规则叠加组成的图形，并且在切割半导体结构时用作切割道。为了防止切割裂纹扩散至半导体结构内侧，密封环的宽度通常在5μm以上，在切割半导体结构前，前置密封环包括的金属线结构的宽度甚至可能有10μm。
4.在对芯片1/2的表面做化学机械抛光(cmp)以整平时，金属线相比与周围结构能被更快地去除材料，且密封环中所设置的金属线较宽，继而往往不可避免的具有一定程度的凹陷。进而两个芯片1/2面对面贴合后，在金属线处会形成气泡(bubble)等缺陷。
5.半导体结构在生产环境变化或长时间使用后可能受到外部环境的影响，例如两个芯片1/2之间渗入水汽3。水汽3渗透到贴合界面的内侧会造成一系列的产品质量问题。例如水汽3可能造成键合部位的导电材料被腐蚀、损失，使得存储芯片1的第一触点12和外围电路芯片2的第二触点22之间分断。另一些实施方式中，导电材料沿缝隙扩散还可能造成存储芯片1的不同触点之间漏电等各种不良情况。


技术实现要素：

6.本技术的实施例提供了一种半导体结构，该半导体结构包括：第一芯片，所述第一芯片的顶部包括第一绝缘层、多个贯穿所述第一绝缘层的第一触点以及位于多个所述第一触点外侧的第一隔离墙；以及第二芯片，所述第二芯片的底部包括第二绝缘层、多个贯穿所述第二绝缘层的第二触点以及位于多个所述第二触点外侧的第二隔离墙，其中，所述第二芯片设置于所述第一芯片上，且所述第一触点与所述第二触点电连接，以及所述第一隔离墙与所述第二隔离墙键合。
7.在一个实施方式中，所述第一隔离墙沿所述第一芯片的顶面连续延伸并围绕所述多个第一触点；以及所述第二隔离墙沿所述第二芯片的底面连续延伸并围绕所述多个第二触点。
8.在一个实施方式中，所述第一隔离墙或所述第二隔离墙的宽度在0.2μm至0.5μm之间。
9.在一个实施方式中，所述第一隔离墙贯穿所述第一绝缘层，所述第二隔离墙贯穿
所述第二绝缘层。
10.在一个实施方式中，在垂直于所述第一隔离墙的方向上，所述第一隔离墙与所述第一触点之间的间隔大于相邻两个所述第一触点之间的间隔。
11.在一个实施方式中，在第一绝缘层中，所述多个第一触点所占据区域的导电材料的面密度与所述第一隔离墙至相临近的第一触点所占据区域的导电材料的面密度大致相同。
12.在一个实施方式中，所述第一触点的材料、所述第二触点的材料、所述第一隔离墙的材料以及所述第二隔离墙的材料分别包括铜。
13.在一个实施方式中，所述第一芯片还包括设置在所述第一隔离墙外侧的第三触点，所述第二芯片还包括设置在所述第二隔离墙外侧的第四触点；以及其中，所述第三触点和所述第四触点电连接。
14.在一个实施方式中，所述第一触点是第一垂直互连通道，所述第二触点是第二垂直互连通道；所述第一芯片的衬底通过所述第一垂直互连通道及所述第二垂直互连通道而与所述第二芯片的衬底电连接，以实现所述半导体结构的预设功能。
15.在一个实施方式中，所述第一芯片是三维存储器芯片，所述第二芯片是外围电路芯片。
16.本技术的实施例提供的半导体结构，包括层叠设置的第一芯片和第二芯片。通过垂直互连通道使得第一芯片和第二芯片电连接，进而半导体结构可以实现所设计的功能。第一隔离墙和第二隔离墙键合在一起，键合的方式保证两个隔离墙之间紧密结合，没有空隙也不易被破坏。进而两个芯片外侧的水汽在向两个芯片之间渗透时，受到了键合后的两个隔离墙的阻挡，不能渗透至更内侧的位置。多对第一垂直互连通道和第二垂直互连通道都受到了保护。该半导体结构的性能更稳定。
附图说明
17.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
18.图1是背景技术的半导体结构的示意图；
19.图2是图1中a
‑
a处的剖视示意图；
20.图3是根据本技术实施方式的半导体结构的示意性结构图；
21.图4是图3中b
‑
b处的剖视示意图；
22.图5是图3中c
‑
c处的剖视示意图；以及
23.图6是根据本技术另一实施方式的半导体结构的示意性结构图。
具体实施方式
24.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
25.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特
征区分开来，而不表示对特征的任何限制。因此，在不背离本技术的教导的情况下，下文中讨论的第一芯片也可被称作第二芯片。反之亦然。
26.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，第一芯片的厚度和第二芯片的厚度并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
27.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
28.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
29.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
30.图3是根据本技术实施方式的半导体结构的示意性结构图。参考图3，本技术实施例提供的半导体结构包括：第一芯片1和第二芯片2。第一芯片1和第二芯片2面对面贴合在一起并电连接，以实现半导体结构的预设功能。
31.示例性地，第一芯片1可以是存储芯片，第二芯片2可以是外围电路芯片，继而可通过外围电路芯片对存储芯片进行例如读写操作。第一芯片1和第二芯片2也可以是其他类型的芯片。在实施方式中，第一芯片1是三维存储器芯片，例如与非型(nand)三维存储器芯片。第二芯片2是外围电路芯片。
32.参考图3至图5，第一芯片1的顶部包括第一绝缘层11、多个第一触点12以及第一隔离墙14。第一绝缘层11、第一触点12和第一隔离墙14都在第一芯片1的顶部暴露。此外，图3仅示出了半导体结构中位于贴合界面的结构，省略了其他层的详细结构。本技术提供的半导体结构在制造和使用时的姿态不做限定，本说明书使用的“顶”、“底”等描述是基于附图中的半导体结构的姿态而言，只是为了方便地描述本技术实施例，不应作为对本技术实施方式的限制。例如第一芯片1的顶部是指在图3中可视的部分或者图4和图5中第一芯片1的上部。示例性地，第一芯片1还包括位于顶部之下的第一衬底13。
33.如图3和图4所示，第一触点12贯穿第一绝缘层11。具体地，第一触点12在竖直方向上贯穿第一绝缘层13，其上端可暴露于第一芯片1的顶面，其下端用于与第一衬底13电连接。
34.如图3和图5所示，第一隔离墙14可设置于第一绝缘层11，第一隔离墙14的上端暴
露于第一芯片1的顶面。第一隔离墙14的下端可与第一芯片1的其他结构连接，以加强第一隔离墙14相对第一绝缘层11的连接强度和结构稳定性。示例性地，第一隔离墙14也可与衬底13电连接。
35.第一绝缘层11中可设置有多个第一触点12，这些第一触点12的分布方式可以根据半导体结构的需要而调整。在一些实施方式中，这些第一触点12可比较集中的设置，而第一隔离墙14设置在这些第一触点12的外侧。具体地，第一隔离墙14设置在这些第一触点12在平行于第一衬底13的xy平面上的外侧。
36.如图4和图5所示，第二芯片2的底部包括第二绝缘层21、多个第二触点22以及第二隔离墙24。示例性地，第二芯片2还包括设置在底部之上的第二衬底23。可以理解地，第二芯片2可以是倒置的方式设置在第一芯片1上，因此第二衬底23在第二芯片2的第二绝缘层21上侧。但在单独描述第二芯片2时，可认为第二衬底23所在的位置为第二芯片2的底部，而第二绝缘层21位于第二芯片2的顶部。
37.第二绝缘层21、第二触点22和第二隔离墙24都在第二芯片2的底部暴露，而且第二芯片2的底部结构与第一芯片1的顶部结构大致呈镜像对称。多个第二触点22设置于第二绝缘层21中，第二触点22的下端暴露于第二绝缘层21也即暴露在第二芯片2的底面，第二触点22贯穿第二绝缘层21并且与第二触点22的上端用于与第二衬底23电连接。多个第二触点22的布置位置与多个第一触点12的布置位置可以一一对正。进而第二隔离墙24设置在这些第二触点22的外侧。具体地，第二隔离墙24设置在这些第二触点22在平行于第二衬底23的平面上的外侧。第二隔离墙24与第一隔离墙14在xy平面内处于同一位置。
38.多个第一触点12或多个第二触点22在xy平面内可包括一个虚拟的边界，例如图3所示，多个第一触点12或多个第二触点22在截取的图像区间内具有沿y轴方向的边界。进而第一隔离墙14或第二隔离墙24在xy平面内的延伸方向可平行于该边界。
39.第一触点12与第二触点22电连接。具体地，第一触点12与对应的第二触点22键合。第一隔离墙14与第二隔离墙24键合。键合后的第一隔离墙14与第二隔离墙24连为一体，第一隔离墙14的顶面与第二隔离墙24的底面连接紧密，在xy面内没有穿透墙体的孔隙。水汽等无法穿过结合后的第一隔离墙14与第二隔离墙24。
40.本技术实施方式提供的半导体结构，第二芯片与第一芯片面对面设置，多对第一触点和第二触点可集中布置。外部水汽有沿两个芯片的贴合界面向内渗透的趋势。不过，在xy平面上、这些第一触点和第二触点的至少一个方向的外侧设置有键合在一起的第一隔离墙和第二隔离墙。两个隔离墙之间键合后，二者之间原有的界面彻底融合，因而阻挡的水汽的渗透。保护了第一触点和第二触点，使第一触点和第二触点免受水汽的侵扰。
41.继续参考图3，在一个实施方式中，第一芯片1还包括设置在第一隔离墙14外侧的第三触点15，第二芯片2还包括设置在第二隔离墙24外侧的第四触点25。第三触点15和第四触点25电连接。
42.第一隔离墙14与第一芯片1在xy平面上的外周边之间具有间隔，即第一隔离墙14设置在第一芯片1的内侧。第二隔离墙24与第一隔离墙14同理，第二隔离墙24与第二芯片2的外周边之间也具有间隔。进一步地，可将虚拟垂直互连通道设置在隔离墙外侧。
43.示例性地，第三触点15和第四触点25都是虚拟垂直互连通道。第三触点15可以不与第一芯片1的第一衬底13电连接，或者不与第一衬底13中用于实现半导体结构的功能的
区域电连接。同理，第四触点25可以不与第二芯片2的第二衬底23电连接。
44.在一个实施方式中，第一触点12是第一垂直互连通道，第二触点22是第二垂直互连通道。第一芯片1的第一衬底13通过第一垂直互连通道及第二垂直互连通道而与第二芯片2的第二衬底23电连接，以实现半导体结构的预设功能。
45.在一个实施方式中，第一隔离墙14和第二隔离墙24与垂直互连通道按同样的工艺制造。在一个实施方式中，第一隔离墙14贯穿第一绝缘层11，而第二隔离墙24贯穿第二绝缘层21。示例性地，第一触点12经过穿硅触点(tsv)16等结构电连接至第一衬底13。第一隔离墙14也可通过穿硅触点16等电连接至第一衬底13。在另一些实施方式中，第一隔离墙14可具有更深的深度，例如贯穿tsv所在的层，进而可不再设置与第一隔离墙14接触的tsv。
46.示例性地，第一隔离墙14或第二隔离墙24在垂直于其延伸方向的方向上的宽度在0.2μm至0.5μm之间。由于在制造第一芯片1时，第一隔离墙14与第一芯片1的各触点12/15可以由同一工艺形成，因此第一隔离墙14的宽度可以与触点12/15的直径(或关键尺寸cd)大致相当。同理，第二隔离墙24的宽度也可与触点22/25的cd大致相当。重要的是，本技术的半导体结构中，第一隔离墙14以及第二隔离墙24的宽度可被制造的小于0.5μm。进而在化学机械研磨工艺的过程中，第一隔离墙14所暴露的表面以及第二隔离墙24所暴露的表面都可保持为较好的平面状态。进而在将第一隔离墙14和第二隔离墙24键合连接时，二者的表面贴合程度好，避免产生气泡等缺陷。第一隔离墙14和第二隔离墙24的键合界面能切实地实现隔离外部水汽，保护位于内侧的触点12/22。
47.如图3所示，第一芯片1的顶部与第二芯片2的底部大致镜像对称。示例性地，为了吸收位置公差，第一芯片1的触点12/15以及第一隔离墙14的尺寸可以略大于第二芯片2的对应结构的尺寸。当然也可以是第二芯片2的各导电结构的尺寸略大。
48.示例性地，第一触点12和第二触点22键合，第三触点15和第四触点25键合。
49.在一个实施方式中，第一隔离墙14与第一触点12之间具有间隔d1。进一步地，第一隔离墙14与第一触点12之间的间隔d1大于两个第一触点12之间的间隔d3。示例性地，相邻两个第三触点15之间的间隔可以和相邻两个第一触点12之间的间隔d1相同，进而第一隔离墙14与第三触点15之间的间隔d2大于相邻两个第三触点15之间的间隔。
50.参考图3，在y轴方向上，第一隔离墙14连续延伸，而设置第一触点12的区域中只有间隔设置的第一触点12。因此在y方向上，第一隔离墙14的材料的线密度要高于多个第一触点12的材料的线密度。本技术实施方式中，通过增大第一隔离墙14在x轴方向上与第一触点12的间隔，进而降低第一芯片1在x轴方向上导电材料的线密度，继而降低第一芯片1在xy平面内的导电材料的面密度。
51.示例性地，在第一绝缘层11中，多个第一触点12所占据区域的导电材料的面密度与第一隔离墙14至相临近的第一触点14所占据区域的导电材料的面密度大致相同。导电材料可包括铝或铜。
52.在一个实施方式中，第一触点12的材料、第二触点22的材料、第一隔离墙14的材料以及第二隔离墙24的材料分别包括铜。进一步地，第三触点15以及第四触点25的材料分别包括铜。
53.以第一芯片1为例，在形成第一绝缘层11中的各导电结构时，导电材料的面密度会影响导电结构的状态。相近的面密度可以保证第一芯片1的顶面状态大致相近，避免了第一
芯片1不同位置之间差异过大。当触点11/15、第一隔离墙14的材料都包括铜时，制造这些导电结构的步骤通常包括沉积铜，和化学机械研磨以去除第一绝缘层11上多余的铜。导电材料的面密度大致相同，可保证位于不同位置的触点11/15以及第一隔离墙14等导电结构的顶面比较齐平。第二芯片2的底部在制造时可向上设置，其制造工艺与第一芯片1的顶部制造工艺相同。进而两个芯片面对面设置后，待结合的界面贴合的更紧密，尤其是可避免各待键合部分之间产生气泡等缺陷。
54.参考图6，在一个实施方式中，第一隔离墙14沿第一芯片1的顶面连续延伸并围绕多个第一触点12。第二隔离墙24沿第二芯片2的底面连续延伸并围绕多个第二触点22。通过将隔离墙14/24设置为围绕第一触点12及第二触点22，可使得利用隔离墙14/24就可完全地阻挡沿贴合界面由外侧向内侧渗透的水汽，进而保护这些用于实现半导体结构预设功能的触点(live via)12/22。
55.距离第一隔离墙14最近的第一触点12与第一隔离墙14之间的距离、比该第一触点12与其相邻的第一触点之间的距离大。以保证导电材料的面密度大致相同。进一步地，距离第一隔离墙14最近的第三触点15与第一隔离墙14之间的距离、比该第三触点15与其相邻的第三触点之间的距离大。
56.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。