一种单片微波集成电路隔离环设计以及芯片筛测方法与流程

1.本发明属于半导体技术领域，具体涉及一种单片微波集成电路隔离环设计以及芯片筛测方法的设计。


背景技术：

2.半导体电路的生产过程通常为：晶圆先经过适当的清洗（cleaning）之后，接着进行氧化（oxidation）及沉积，最后进行微影、蚀刻及离子植入等反复步骤。在完成晶圆上电路的加工与制作流程中，难免对晶圆造成机械损伤，使晶圆出现隐裂纹的概率增加。
3.隐裂纹最初发生在晶圆阶段，由于隐裂纹不明显，或隐藏在中间层，无法轻易通过高倍显微镜全部检测出来。后续在对晶圆进行切割时，会将机械应力施加于所述晶圆上。这样，一方面原就存在的隐裂纹会在机械应力的作用下，裂纹强度加深，面积扩大从而增加了晶圆的不良率。另一方面在靠近隐裂纹区域，容易造成已经切割而成的芯片内部产生裂纹，这些裂纹芯片流入下道工序，不仅增加了后续工序芯片筛选的任务，同时还有可能影响封装的良品率。芯片裂纹是半导体集成电路封装过程中最严重的缺陷之一，也是集成电路封装最致命的失效模式。无论从半导体制造的任何环节，避免芯片裂纹的产生，以及对裂纹芯片的及时检测都是非常重要的。
4.晶圆制造过程完成后，每颗芯片都必须经过测试，这种测试通常被称为cp测试（circuit probing）。隔离环（seal ring）是介于芯片（chip）和划片槽（scrible line）之间的保护环，其最根本也是最主要的作用就是防止芯片在切割的时候受到机械损伤。目前现有的单环的开口隔离环设计方法只适用于工作频率较低、芯片面积较小的芯片。芯片工作频率一旦增加或隔离环长度较长，单环的隔离环的开口特性，很容易产生耦合作用，类似于一个屏蔽腔干扰芯片内部电路。


技术实现要素：

5.本发明的目的是为了解决现有的单环隔离环设计方法无法应用于芯片面积较大的芯片的问题，提出了一种单片微波集成电路隔离环设计以及芯片筛测方法。
6.本发明的技术方案为：一种单片微波集成电路隔离环设计以及芯片筛测方法，包括以下步骤：s1、在单片微波集成电路芯片的layout设计阶段，为每个芯片设计隔离环。
7.s2、在晶圆的cp测试阶段，针对晶圆中的每个芯片，测试组成芯片隔离环的每条隔离线的iv值。
8.s3、根据每条隔离线的iv值计算每条隔离线的电阻值。
9.s4、针对晶圆中的每个芯片，判断组成芯片隔离环的所有隔离线的电阻值是否均在其对应预设范围内，若是则判定该芯片为正常芯片，否则判定该芯片具有隐裂纹缺陷。
10.s5、将判定具有隐裂纹缺陷的芯片在晶圆上做隔离标记，划定晶圆的隔离区域，完成单片微波集成电路芯片的筛测。
11.进一步地，步骤s1中为每个芯片设计隔离环的具体方法为：在芯片上使用n条隔离线围成一个隔离环，n≥2，每条隔离线的一端接地，其另一端设置有pad，第n条隔离线的pad与第一条隔离线的接地端相邻设置。
12.进一步地，步骤s2包括以下分步骤：s21、在晶圆的cp测试阶段，针对晶圆中的每个芯片，将组成芯片隔离环的每条隔离线的pad作为其port端口。
13.s22、在第i条隔离线的port端口输入电流i
i
，测量得到第i条隔离线port端口的电压u
i
，其中i=1,2,... ,n。
14.进一步地，针对晶圆中的每个芯片，在相同port端口输入的电流大小相等。
15.进一步地，步骤s3具体为：根据每条隔离线的iv值i
i
和u
i
，计算得到每条隔离线的电阻值r
i
=u
i
/i
i
。
16.进一步地，步骤s4中电阻值的对应预设范围为：r
lowi
≤r
i
≤r
highi
，其中r
lowi
表示第i条隔离线预设的电阻卡控门限最小值，r
highi
表示第i条隔离线预设的电阻卡控门限最大值。
17.进一步地，电阻卡控门限最小值r
lowi
和电阻卡控门限最大值r
highi
均通过m个芯片中的电阻值r
i
得到，m为晶圆中的芯片总数。
18.本发明的有益效果是：（1）本发明将隔离环设计成由两条或多条隔离线围成的环，每条隔离线的一端接地，用于屏蔽芯片外的干扰信号，另一端设置pad，用于对隔离环进行iv测试，适用于工作在毫米波以及面积大于5mm2的芯片。
19.（2）本发明中每条隔离线的pad与另一条隔离线的接地端靠近设置，避免了隔离线之间形成闭合环路而影响芯片内部电路。
20.（3）本发明通过测试隔离环的iv值，计算各条隔离线的电阻r，通过电阻比较，隔离晶圆上的隐裂纹芯片，避免其流入下道工序，造成更大的损失。
附图说明
21.图1所示为本发明实施例提供的一种单片微波集成电路隔离环设计以及芯片筛测方法流程图。
22.图2所示为本发明实施例提供的n=2时芯片隔离环设计示意图。
23.图3所示为本发明实施例提供的n=3时芯片隔离环设计示意图。
24.图4所示为本发明实施例提供的n=2时芯片隔离环端口设置以及测试示意图。
25.图5所示为本发明实施例提供的n=3时芯片隔离环端口设置以及测试示意图。
具体实施方式
26.现在将参考附图来详细描述本发明的示例性实施方式。应当理解，附图中示出和描述的实施方式仅仅是示例性的，意在阐释本发明的原理和精神，而并非限制本发明的范围。
27.本发明实施例提供了一种单片微波集成电路隔离环设计以及芯片筛测方法，如图1所示，包括以下步骤s1~s5：s1、在单片微波集成电路芯片的layout设计阶段，为每个芯片设计隔离环。
28.本发明实施例中，在芯片上使用n条隔离线围成一个隔离环，n≥2，因此整个隔离环上有2个或以上开口点。每条隔离线的一端接地，其另一端设置有芯片打线管脚（pad），第n条隔离线的pad与第一条隔离线的接地端相邻设置。
29.如图2所示，当n=2时，记隔离线1的pad为pad1，接地端为gnd1；隔离线2的pad为pad2，接地端为gnd2。按顺时针方向看，由两条隔离线围成隔离环的方式为：pad1→
gnd1→
pad2→
gnd2→
pad1。
30.如图3所示，当n=3时，记隔离线1的pad为pad1，接地端为gnd1；记隔离线2的pad为pad2，接地端为gnd2；记隔离线3的pad为pad3，接地端为gnd3。按顺时针方向看，由三条隔离线围成隔离环的方式为：pad
1 →ꢀ
gnd2→ꢀ
pad
3 →ꢀ
gnd1→ꢀ
pad
2 →ꢀ
gnd
3 →ꢀ
pad1。
31.s2、在晶圆的cp测试阶段，针对晶圆中的每个芯片，测试组成芯片隔离环的每条隔离线的iv值。
32.步骤s2包括以下分步骤s21~s22：s21、在晶圆的cp测试阶段，针对晶圆中的每个芯片，将组成芯片隔离环的每条隔离线的pad作为其port端口。
33.如图4所示，当n=2时，令隔离线1的pad为port1端口，隔离线2的pad为port2端口。
34.如图5所示，当n=3时，令隔离线1的pad为port1端口，隔离线2的pad为port2端口，隔离线3的pad为port3端口。
35.s22、在第i条隔离线的port端口输入电流i
i
，测量得到第i条隔离线port端口的电压u
i
，其中i=1,2,... ,n。
36.如图4所示，当n=2时，在隔离线1的port1端口输入电流i1，测试port1端口的电压u1；在隔离线2的port2端口输入电流i2，测试port2端口的电压u2。
37.如图5所示，当n=3时，在隔离线1的port1端口输入电流i1，测试port1端口的电压u1；在隔离线2的port2端口输入电流i2，测试port2端口的电压u2；在隔离线3的port3端口输入电流i3，测试port3端口的电压u3。
38.本发明实施例中，针对晶圆中的每个芯片，在相同port端口输入的电流大小相等。
39.以两条隔离线为例：晶圆中的m个芯片在port1端口输入的电流大小相等，均为i1；m个芯片在port2端口输入的电流大小相等，均为i2。
40.以三条隔离线为例：晶圆中的m个芯片在port1端口输入的电流大小相等，均为i1；m个芯片在port2端口输入的电流大小相等，均为i2；m个芯片在port3端口输入的电流大小相等，均为i3。
41.s3、根据每条隔离线的iv值i
i
和u
i
，计算得到每条隔离线的电阻值r
i
=u
i
/i
i
。
42.s4、针对晶圆中的每个芯片，判断组成芯片隔离环的所有隔离线的电阻值是否均在其对应预设范围内，若是则判定该芯片为正常芯片，否则判定该芯片具有隐裂纹缺陷。
43.本发明实施例中，电阻值的对应预设范围为：r
lowi
≤r
i
≤r
highi
，其中r
lowi
表示第i条隔离线预设的电阻卡控门限最小值，r
highi
表示第i条隔离线预设的电阻卡控门限最大值。
44.本发明实施例中，电阻卡控门限最小值r
lowi
和电阻卡控门限最大值r
highi
均通过m个芯片中的电阻值r
i
得到，m为晶圆中的芯片总数。例如电阻卡控门限最小值r
low1
和电阻卡控门限最大值r
high1
均通过针对m个芯片中第一条隔离线的电阻值r1进行大量数据测试后，按照数据分布的三个西格玛区间确定得到。
45.s5、将判定具有隐裂纹缺陷的芯片在晶圆上做隔离标记，划定晶圆的隔离区域，完成单片微波集成电路芯片的筛测。
46.本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。