栅极驱动电路及显示面板的制作方法

1.本技术实施例涉及显示技术领域，尤其涉及一种栅极驱动电路及显示面板。


背景技术：

2.goa(gate driver on array)技术是将显示面板的栅极驱动电路集成在玻璃基板上的一种栅极驱动技术，由于goa技术能较少外接ic的绑定(bonding)工序，能降低产品成本，且更适合制作窄边框或无边框的显示产品。
3.goa电路由多个薄膜晶体管组成，一方面，薄膜晶体管按照电学特性分为n型薄膜晶体管和p型薄膜晶体管，根据n型薄膜晶体管的导通特性为：vgs＞vth，p型薄膜晶体管的导通特性为vgs＜vth，其中，vgs为薄膜晶体管的栅源极电位差，vth为薄膜晶体管的阈值电压，可知n型薄膜晶体管输出恒压低电位的能力更强，而p型薄膜晶体管输出恒压高电位的能力更强；另一方面，如果n型薄膜晶体管的栅极长期保持高电位，或p型薄膜晶体管的栅极长期保持低电位，则薄膜晶体管容易因为长期受到电应力而出现阈值电压漂移的现象。基于以上两个方面，如果goa电路的与关键节点连接的薄膜晶体管使用单一的n型薄膜晶体管或单一的p型薄膜晶体管，都会导致一定的弊端，使得goa电路不够稳定。
4.因此，目前亟需提出一种新的栅极驱动电路，能提高与关键节点连接的薄膜晶体管的稳定性，从而提高栅极驱动电路的稳定性。


技术实现要素：

5.为了解决目前的栅极驱动电路由于与关键节点连接的薄膜晶体管使用单一的n型薄膜晶体管或单一的p型薄膜晶体管不够稳定的问题，本技术实施例提供一种栅极驱动电路及显示面板。
6.第一方面，本技术实施例提供一种栅极驱动电路，包括级联的多个栅极驱动单元，至少一个所述栅极驱动单元包括：
7.输出线；
8.输出模块，包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极连接第一线，所述第一薄膜晶体管的源极连接第二线，所述第二薄膜晶体管的源极连接第三线，所述第一薄膜晶体管的漏极、所述第二薄膜晶体管的漏极和所述第三薄膜晶体管的栅极互相连接，所述第三薄膜晶体管的源极连接所述第二线或所述第三线，所述第三薄膜晶体管的漏极连接所述输出端；
9.其中，所述第一薄膜晶体管打开时的所述第二线上的电位大于所述第二薄膜晶体管打开时的所述第三线上的电位，且所述第一薄膜晶体管为p型薄膜晶体管，所述第二薄膜晶体管为n型薄膜晶体管。
10.在一些实施例中，所述第三薄膜晶体管的源极连接所述第二线，所述第三薄膜晶体管为p型薄膜晶体管。
11.在一些实施例中，所述第三薄膜晶体管的源极连接所述第三线，所述第三薄膜晶
体管为n型薄膜晶体管。
12.第二方面，本技术实施例还提供一种栅极驱动电路，包括级联的多个栅极驱动单元，每一级所述栅极驱动单元包括：上拉模块和下拉模块；
13.所述上拉模块包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极连接第一节点，所述第一薄膜晶体管的源极和所述第三薄膜晶体管的源极接入第n条时钟信号，所述第二薄膜晶体管的源极接入恒压低电位，所述第一薄膜晶体管的漏极、所述第二薄膜晶体管的漏极和所述第三薄膜晶体管的栅极均连接第二节点，所述第三薄膜晶体管的漏极连接第n级栅极驱动信号输出端；其中，所述第一薄膜晶体管和所述第三薄膜晶体管为p型薄膜晶体管，所述第二薄膜晶体管为n型薄膜晶体管；
14.所述下拉模块包括第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管，所述第四薄膜晶体管的栅极和所述第五薄膜晶体管的栅极接入第n条时钟信号，所述第四薄膜晶体管的源极接入恒压高电位，所述第五薄膜晶体管的源极和所述第六薄膜晶体管的源极均接入恒压低电位，所述第四薄膜晶体管的漏极、所述第五薄膜晶体管的漏极和所述第六薄膜晶体管的栅极均连接第三节点，所述第六薄膜晶体管的漏极连接所述第n级栅极驱动信号输出端；其中，所述第四薄膜晶体管为p型薄膜晶体管，所述第五薄膜晶体管和所述第六薄膜晶体管为n型薄膜晶体管。
15.在一些实施例中，每一级所述栅极驱动单元还包括上拉控制模块，所述上拉控制模块包括第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第一电容，其中，所述第七薄膜晶体管的栅极、所述第八薄膜晶体管的漏极和所述第九薄膜晶体管的漏极均连接第四节点，所述第七薄膜晶体管的源极接入所述第n
‑
1级栅极驱动信号，所述第七薄膜晶体管的漏极连接所述第一节点，所述第八薄膜晶体管的栅极接入第n
‑
2条时钟信号，所述第八薄膜晶体管的源极接入第n
‑
2级栅极驱动信号，所述第九薄膜晶体管的栅极接入第n条时钟信号，所述第九薄膜晶体管的源极接入恒压低电位，连接所述第四节点，所述第一电容的一端连接第四节点，所述第一电容的另一端接入第n
‑
1级栅极驱动信号。
16.在一些实施例中，所述下拉模块还包括第十薄膜晶体管，所述第十薄膜晶体管的栅极接入第n 2条时钟信号，所述第十薄膜晶体管的源极接入恒压低电位，所述第十薄膜晶体管的漏极连接所述第一节点。
17.在一些实施例中，每一级所述栅极驱动单元还包括复位模块，所述复位模块包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极接入复位信号，所述第十一薄膜晶体管的源极接入恒压低电位，所述第十一薄膜晶体管的漏极连接所述第一节点。
18.在一些实施例中，每一级所述栅极驱动单元还包括第二电容，所述第二电容的一端连接所述第一节点，所述第二电容的另一端接入恒压低电位。
19.在一些实施例中，每一级所述栅极驱动单元还包括栅极驱动信号关闭模块，所述栅极驱动信号关闭模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极接入全局控制信号，所述第十二薄膜晶体管的源极接入恒压低电位，所述第十二薄膜晶体管的漏极连接第n级栅极驱动信号输出端。
20.在一些实施例中，该栅极驱动电路所述第一薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管、所述第五薄膜晶体
管和所述第六薄膜晶体管为氧化物薄膜晶体管。
21.第三方面，本技术实施例还提供一种显示面板，该显示面板包括如上所述的栅极驱动电路。
22.本技术实施例提供的栅极驱动电路及显示面板中，每一级栅极驱动单元的上拉模块采用p型薄膜晶体管的第一薄膜晶体管输出高电位到第二节点，以及采用p型薄膜晶体管的第三薄膜晶体管输出高电位到第n级栅极驱动信号，并采用n型薄膜晶体管的第二薄膜晶体管输出低电位到第二节点；下拉模块采用p型薄膜晶体管的第四薄膜晶体管输出高电位到第三节点，并采用n型薄膜晶体管的第五薄膜晶体管输出低电位到第三节点，以及采用n型薄膜晶体管的第六薄膜晶体管输出低电位到第n级栅极驱动信号。其中，上拉模块与上拉节点(第一节点)连接，下拉模块与下拉节点(g(n))连接。
23.由此，根据p型薄膜晶体管在栅极电压为负压下打开，n型薄膜晶体管在正压下打开的电学特性，由上拉模块和下拉模块通过p型薄膜晶体管输出高电位到第二节点、第三节点和第n级栅极驱动信号，以及通过n型薄膜晶体管输出低电位到第二节点、第三节点和第n级栅极驱动信号，从而提高了栅极驱动电路与关键的上拉节点(第一节点)或下拉节点(g(n))连接的薄膜晶体管的稳定性，且由于上拉模块和下拉模块采用了p型薄膜晶体管和n型薄膜晶体管串联构成的cmos结构，第一薄膜晶体管和第二薄膜晶体管互相切换输出高低信号，第四薄膜晶体管和第五薄膜晶体管互相切换输出高低信号，使得第二节点和第三节点不会长期处于高电位，因此第三薄膜晶体管和第六薄膜晶体管不会由于长期受到电应力而发生阈值电压漂移，从而提高了栅极驱动电路的稳定性。
附图说明
24.下面结合附图，通过对本技术的具体实施方式详细描述，将使本技术的技术方案及其它有益效果显而易见。
25.图1为本技术实施例提供的栅极驱动电路的电路示意图；
26.图2为本技术实施例提供的栅极驱动电路的时序示意图；
27.图3为本技术实施例提供的显示面板的结构示意图。
具体实施方式
28.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
29.参考图1，图1为本技术实施例提供的栅极驱动电路的电路示意图，本技术实施例提供一种栅极驱动电路，包括级联的多个栅极驱动单元，至少一个栅极驱动单元包括：
30.输出线；
31.输出模块，包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，第一薄膜晶体管的栅极和第二薄膜晶体管的栅极连接第一线，第一薄膜晶体管的源极连接第二线，第二薄膜晶体管的源极连接第三线，第一薄膜晶体管的漏极、第二薄膜晶体管的漏极和第三薄膜晶体管的栅极互相连接，第三薄膜晶体管的源极连接第二线或第三线，第三薄膜晶体
管的漏极连接输出端；
32.其中，第一薄膜晶体管打开时的第二线上的电位大于第二薄膜晶体管打开时的第三线上的电位，且第一薄膜晶体管为p型薄膜晶体管，第二薄膜晶体管为n型薄膜晶体管。
33.在一些实施例中，第三薄膜晶体管的源极连接第二线，第三薄膜晶体管为p型薄膜晶体管。
34.在一些实施例中，第三薄膜晶体管的源极连接所述第三线，第三薄膜晶体管为n型薄膜晶体管。
35.本技术实施提供的栅极驱动电路中，输出模块用于在第一线为高电位时，使第二薄膜晶体管打开而第一薄膜晶体管关闭，然后通过第二薄膜晶体管将第三线的电位传输至第三薄膜晶体管的栅极，这样在第三薄膜晶体管为p型薄膜晶体管时，利用第三线的电位将第三薄膜晶体管打开，此时第三薄膜晶体管的源极连接第二线，然后通过第三薄膜晶体管将第二线的电位输出至输出线。同理，在第一线为低电位时，使第一薄膜晶体管打开而第二薄膜晶体管关闭，然后通过第一薄膜晶体管将第二线的电位传输至第三薄膜晶体管的栅极，这样在第三薄膜晶体管为n型薄膜晶体管时，利用第二线的电位将第三薄膜晶体管打开，此时第三薄膜晶体管的源极连接第三线，然后通过第三薄膜晶体管将第三线的电位传输至输出线。由此，实现了通过第一薄膜晶体管(p型薄膜晶体管)将较高的第二线的电位传输至第三薄膜晶体管的栅极，第二薄膜晶体管(n型薄膜晶体管)将较低的第三线的电位传输至第三薄膜晶体管的栅极，以及第三薄膜晶体管为p型薄膜晶体管时将较高的第二线的电位传输至输出线，第三薄膜晶体管为n型薄膜晶体管时将较低的第三线的电位传输至输出线，也就是说，在输出模块。
36.需要说明的是，输出模块可以应用于栅极驱动单元的任意部分。一般来说，栅极驱动电路的上拉节点和下拉节点是最为重要的两个节点，因此可以将输出模块应用于上拉模块和/或下拉模块，在以下具体的栅极驱动电路中，将输出模块应用于上拉模块200时，第一线连接第一节点p，第二线连接第n条时钟信号ck(n)，第三线连接恒压低电位vgl，输出线连接第n级栅极驱动信号g(n)；而将输出模块应用于下拉模块300时，第一线连接第n条时钟信号ck(n)，第二线连接恒压高电位vgh，第三线也连接恒压低电位vgl，输出线也连接第n级栅极驱动信号g(n)。其中，输出模块的第一薄膜晶体管可以为上拉模块200的第一薄膜晶体管，或者下拉模块300的第四薄膜晶体管；输出模块的第二薄膜晶体管可以为上拉模块200的第二薄膜晶体管，或者下拉模块300的第五薄膜晶体管；输出模块的第三薄膜晶体管可以为上拉模块200的第三薄膜晶体管，或者下拉模块300的第六薄膜晶体管。
37.请继续参阅图1，本技术实施例还提供一种具体的栅极驱动电路，该栅极驱动电路包括级联的多个栅极驱动单元，每一级栅极驱动单元包括：上拉模块200和下拉模块300。
38.上拉模块200包括第一薄膜晶体管t1、第二薄膜晶体管t2和第三薄膜晶体管t3，第一薄膜晶体管t1的栅极和第二薄膜晶体管t2的栅极连接第一节点p，第一薄膜晶体管t1的源极和第三薄膜晶体管t3的源极接入第n条时钟信号ck(n)，第二薄膜晶体管t2的源极接入恒压低电位vgl，第一薄膜晶体管t1的漏极、第二薄膜晶体管t2的漏极和第三薄膜晶体管t3的栅极均连接第二节点p1，第三薄膜晶体管t3的漏极连接第n级栅极驱动信号g(n)输出端；其中，第一薄膜晶体管t1和第三薄膜晶体管t3为p型薄膜晶体管，第二薄膜晶体管t2为n型薄膜晶体管；
39.下拉模块300包括第四薄膜晶体管t4、第五薄膜晶体管t5和第六薄膜晶体管t6，第四薄膜晶体管t4的栅极和第五薄膜晶体管t5的栅极接入第n条时钟信号ck(n)，第四薄膜晶体管t4的源极接入恒压高电位vgh，第五薄膜晶体管t5的源极和第六薄膜晶体管t6的源极接入恒压低电位vgl，第四薄膜晶体管t4的漏极、第五薄膜晶体管t5的漏极和第六薄膜晶体管t6的栅极均连接第三节点q，第六薄膜晶体管t6的漏极连接第n级栅极驱动信号g(n)输出端；其中，第四薄膜晶体管t4为p型薄膜晶体管，第五薄膜晶体管t5和第六薄膜晶体t6为n型薄膜晶体管。
40.本技术实施例提供的栅极驱动电路中，每一级栅极驱动单元的上拉模块采用p型薄膜晶体管的第一薄膜晶体管输出高电位到第二节点，以及采用p型薄膜晶体管的第三薄膜晶体管输出高电位到第n级栅极驱动信号，并采用n型薄膜晶体管的第二薄膜晶体管输出低电位到第二节点；下拉模块采用p型薄膜晶体管的第四薄膜晶体管输出高电位到第三节点，并采用n型薄膜晶体管的第五薄膜晶体管输出低电位到第三节点，以及采用n型薄膜晶体管的第六薄膜晶体管输出低电位到第n级栅极驱动信号。其中，上拉模块与上拉节点(第一节点p)连接，下拉模块与下拉节点(g(n))连接。
41.由此，根据p型薄膜晶体管在栅极电压为负压下打开，n型薄膜晶体管在正压下打开的电学特性，由上拉模块和下拉模块通过p型薄膜晶体管输出高电位到第二节点、第三节点和第n级栅极驱动信号，以及通过n型薄膜晶体管输出低电位到第二节点、第三节点和第n级栅极驱动信号，从而提高了栅极驱动电路与关键的上拉节点(第一节点)或下拉节点(g(n))连接的薄膜晶体管的稳定性，且由于上拉模块和下拉模块采用了p型薄膜晶体管和n型薄膜晶体管串联构成的cmos结构，第一薄膜晶体管和第二薄膜晶体管互相切换输出高低信号，第四薄膜晶体管和第五薄膜晶体管互相切换输出高低信号，使得第二节点和第三节点不会长期处于高电位，因此第三薄膜晶体管和第六薄膜晶体管不会由于长期受到电应力而发生阈值电压漂移，从而提高了栅极驱动电路的稳定性。
42.其中，第一薄膜晶体管t1、第二薄膜晶体管t2、第三薄膜晶体管t3、第四薄膜晶体管t4、第五薄膜晶体管t5和第六薄膜晶体管t6可以分别采用低温多晶硅(ltps)薄膜晶体管或氧化物(igzo)薄膜晶体管，但是为了平衡p型薄膜晶体管的迁移率与n型薄膜晶体管的迁移率的差距，可以根据低温多晶硅薄膜晶体管的迁移率高于n型薄膜晶体管的迁移率的特点，基于低温氧化物(ltpo)技术，结合低温多晶硅(ltps)薄膜晶体管和氧化物(igzo)薄膜晶体管，使采用p型管的第一薄膜晶体管t1、第三薄膜晶体管t3和第四薄膜晶体管t4为低温多晶硅薄膜晶体管，而采用n型管的第二薄膜晶体管t2、第五薄膜晶体管t5和第六薄膜晶体管t6为氧化物薄膜晶体管，由此使得第一薄膜晶体管t1、第二薄膜晶体管t2、第三薄膜晶体管t3、第四薄膜晶体管t4、第五薄膜晶体管t5和第六薄膜晶体管t6趋于一致，从而结合低温多晶硅(ltps)薄膜晶体管的迁移率高和氧化物(igzo)薄膜晶体管的漏电流低的优点，使该栅极驱动电路同时满足高频和低频使用。同理，该栅极驱动电路中的其他薄膜晶体管亦可据此选择，将p型薄膜晶体管采用低温多晶硅薄膜晶体管，将n型薄膜晶体管采用氧化物薄膜晶体管。
43.在一些实施例中，每一级所述栅极驱动单元还包括上拉控制模块100，上拉控制模块100包括第七薄膜晶体管t7、第八薄膜晶体管t8、第九薄膜晶体管t9和第一电容c1，其中，第七薄膜晶体管t7的栅极、第八薄膜晶体管t8漏极和第九薄膜晶体管t9的漏极连接第四节
点k，第七薄膜晶体管t7的源极接入第n
‑
1级栅极驱动信号g(n
‑
1)，第七薄膜晶体管t7的漏极连接第一节点p，第八薄膜晶体管t8的栅极接入第n
‑
2条时钟信号ck(n
‑
2)，第八薄膜晶体管t8的源极接入第n
‑
2级栅极驱动信号g(n
‑
2)，第九薄膜晶体管t9的栅极接入第n条时钟信号ck(n)，第九薄膜晶体管t9的源极接入恒压低电位vgl，第一电容c1的一端连接第四节点k，第一电容的c1的另一端接入第n
‑
1级栅极驱动信号g(n
‑
1)。
44.具体地，在上拉控制模块100中，首先由第八薄膜晶体管t8在第n
‑
2条时钟信号ck(n
‑
2)的控制下，根据第n
‑
2级栅极驱动信号g(n
‑
2)将第四节点k的电位上升为恒压高电位vgh，并同时给第一电容c1充电，然后第一电容c1在第n
‑
1级栅极驱动信号g(n
‑
1)的耦合下，将第四节点k由恒压高电位vgh上升为更高电位，从而使得第八薄膜晶体管t8打开得更彻底，即，通过第八薄膜晶体管t8提高第七薄膜晶体管t7的栅极的电位，可以提高第七薄膜晶体管t7为n型薄膜晶体管时，第七薄膜晶体管t7输出恒压高电位vgh的能力。
45.进一步地，上拉控制模块100还包括第九薄膜晶体管t9，第九薄膜晶体管t9的栅极接入第n条时钟信号ck(n)，第九薄膜晶体管t9的源极接入恒压低电位vgl，第九薄膜晶体管t9的漏极连接第四节点k。第九薄膜晶体管t9在第n条时钟信号ck(n)的控制下，通过恒压低电位vgl将第七薄膜晶体管t7的栅极电位拉低，使得第七薄膜晶体管t7关闭，从而提高第一节点p的稳定性。可以理解的是，基于p型薄膜晶体管更适合输出恒压高电位vgh，n型管更适合输出恒压低电位vgl的特点，第九薄膜晶体管t9可以采用n型薄膜晶体管。
46.在一些实施例中，下拉模块300还包括第十薄膜晶体管t10，第十薄膜晶体管t10的栅极接入第n 2条时钟信号ck(n 2)，第十薄膜晶体管t10的源极接入恒压低电位vgl，第十薄膜晶体管t10的漏极连接第一节点p。
47.在一些实施例中，每一级所述栅极驱动单元还包括复位模块400，复位模块400包括第十一薄膜晶体管t11，第十一薄膜晶体管t11的栅极接入复位信号reset，第十一薄膜晶体管t11的源极接入恒压低电位vgl，第十一薄膜晶体管t11的漏极连接第一节点p。
48.可以理解的是，基于p型薄膜晶体管更适合输出恒压高电位vgh，n型管更适合输出恒压低电位vgl的原理，第十薄膜晶体管t10和第十一薄膜晶体管t11可以均采用n型薄膜晶体管。
49.在一些实施例中，每一级所述栅极驱动单元还包括第二电容c2，第二电容c2的一端连接第一节点p，第二电容c2的另一端接入恒压低电位vgl，第二电容c2用于维持第一电位的稳定性。
50.基于上述实施例，图2为本技术实施例提供的栅极驱动电路的时序示意图，结合图1和图2，以下对该栅极驱动电路的第n级栅极驱动单元的工作过程进行详细说明。
51.具体地，该栅极驱动电路的正常显示阶段包括复位子阶段t0、第一预充子阶段t1、第二预充子阶段t2，输出子阶段t3、下拉子阶段t4和下拉维持子阶段t5。
52.在复位子阶段t0(图中未示出)，复位信号reset为高电平，使第十一薄膜晶体管t11打开，从而使第一节点p复位为低电位。
53.在第一预充子阶段t1，第n
‑
2条时钟信号ck(n
‑
2)和第n
‑
2级栅极驱动信号g(n)为高电位，使第八薄膜晶体管t8打开，并使第四节点k被拉高为高电位v0(v0＝vgh)，从而使第一电容c1充电，以及第七薄膜晶体管t7打开。
54.在第二预充子阶段t2，第n
‑
1条时钟信号ck(n
‑
1)和第n
‑
1级栅极驱动信号g(n
‑
1)
为高电位，通过第一电容c1的耦合作用使得第四节点k的电位由v0进一步升高到电位v1(v1＞v0)，使第七薄膜晶体管t7打开得更彻底，并使第一节点p的电位升高，以及第二电容c2充电。
55.在输出子阶段t3，第n条时钟信号ck(n)和第n级栅极驱动信号g(n)为高电位，第九薄膜晶体管t9打开，拉低第四节点k的电位，使第七薄膜晶体管t7关闭，此时，第一节点p仍为高电位使第一薄膜晶体管t1关闭且第二薄膜晶体管t2打开，第二薄膜晶体管t2将第二节点p1拉低，使第三薄膜晶体管t3打开，从而通过第n条时钟信号ck(n)输出第n级栅极驱动信号g(n)。此时，第四薄膜晶体管t4关闭且第五薄膜晶体管t5打开，q点为低电位，第六薄膜晶体管t6关闭。
56.在下拉子阶段t4，第n 1条时钟信号ck(n 1)为高电位，而第n条时钟信号ck(n)为低电位，使第四薄膜晶体管t4打开且第五薄膜晶体管t5关闭，第三节点q被拉高，使第六薄膜晶体管t6打开，第n级栅极驱动信号g(n)被拉低。
57.在下拉维持子阶段t5，第n 2条时钟信号ck(n 2)为高电位使第十薄膜晶体管t10打开，第一节点p被拉低，此时第二电容c2使第一节点p维持低电位，此时q点维持为高电位，使第六薄膜晶体管t6打开，第n级栅极驱动信号g(n)被维持为低电位。
58.在上述正常显示阶段中，上拉模块200通过p型薄膜晶体管t1输出高电位到第二节点p1，p型薄膜晶体管t3输出高电位到第n级栅极驱动信号g(n)，下拉模块300通过p型薄膜晶体管t4输出高电位到第三节点q；上拉模块200通过n型薄膜晶体管t2输出低电位到第二节点p1，上拉模块通过n型薄膜晶体管t5输出低电位到第三节点q，n型薄膜晶体管t6输出恒压低电位到第n级栅极驱动信号g(n)，由此提高了栅极驱动电路中与第一节点p和第n级栅极驱动信号g(n)连接的薄膜晶体管的稳定性，且由于上拉模块200和下拉模块300采用了由p型薄膜晶体管和n型薄膜晶体管串联构成的cmos结构，t1和t2互相切换输出高低信号，t4和t5互相切换输出高低信号，使得第二节点p1和第三节点q不会长期处于高电位，因此使得t3和t6不会由于长期受到电应力而发生阈值电压漂移，从而提高了栅极驱动电路的稳定性。
59.进一步地，参考图1，该栅极驱动电路还包括栅极驱动信号关闭模块500，栅极驱动信号关闭模块500的作用是在上述正常显示阶段中插入触控扫描阶段以对触控信号进行侦测和采集，此时需要关闭栅极驱动电路的所有栅极驱动单元输出的栅极驱动信号，待触控信号侦测和采集完毕之后再输出触摸中停级栅极驱动单元的栅极驱动信号，以免栅极驱动信号与触控信号之间产生干扰。
60.具体地，栅极驱动信号关闭模块500包括第十二薄膜晶体管t12，第十二薄膜晶体管t12的栅极接入全局控制信号gas，第十二薄膜晶体管t12的源极接入恒压低电位vgl，第十二薄膜晶体管t12的漏极连接第n级栅极驱动信号g(n)输出端。
61.可以理解的是，基于p型薄膜晶体管更适合输出恒压高电位vgh，n型管更适合输出恒压低电位vgl的原理，第十二薄膜晶体管t12可以采用n型薄膜晶体管。
62.参阅图3，图3为本技术实施例提供的显示面板的结构示意图，本技术实施例还提供一种显示面板，该显示面板1包括如上所述的栅极驱动电路2，该显示面板1具有与前述实施例提供的栅极驱动电路2相同的结构和有益效果。由于前述实施例已经对该栅极驱动电路2的结构和有益效果进行了详细的描述，此处不再赘述。
63.需要说明的是，对于小尺寸的显示面板，可以仅在显示面板1的一侧设置栅极驱动电路2进行单边驱动，而对于中大尺寸的显示面板，可以在显示面板1的相对两侧设置栅极驱动电路2进行双边驱动。
64.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
65.以上实施例的说明只是用于帮助理解本技术的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例的技术方案的范围。