半导体器件的制作方法

技术特征：
1.一种执行软件锁步(swls)的半导体器件，包括：第一电路组，包括在第一地址空间中待被操作的第一知识产权ip、第一总线以及经由所述第一总线而被耦合到所述第一ip的第一存储器；第二电路组，包括在第二地址空间中待被操作的第二ip、第二总线以及经由所述第二总线而被耦合到所述第二ip的第二存储器；第三总线，能够与第三存储器连接；以及传输控制电路，被耦合到所述第一总线至所述第三总线并且包括比较器，其中当所述swls被执行时，所述传输控制电路被配置为将针对所述swls的程序从所述第三存储器传输到所述第一存储器和所述第二存储器，所述第一ip被配置为执行所述第一存储器中所存储的、针对所述swls的所述程序，以将第一执行结果存储在所述第一存储器中，所述第二ip被配置为执行所述第二存储器中所存储的、针对所述swls的所述程序，以将第二执行结果存储在所述第二存储器中；所述传输控制电路被配置为从所述第一存储器和所述第二存储器读取所述第一执行结果和所述第二执行结果，并且使用所述比较器将所述第一执行结果与所述第二执行结果进行比较，并且所述第二电路组被配置为将访问地址从所述第二ip转换到所述第二存储器，使得在所述第二地址空间中被分配给所述第二存储器的地址与所述第一地址空间中被分配给所述第一存储器的地址相同。2.根据权利要求1所述的半导体器件，其中所述第二总线包括：地址转换电路，被配置为将所述访问地址从所述第二ip转换到所述第二存储器；以及操作模式设置寄存器，被配置为设置以下中的任一个：指示所述swls将被执行的第一值，以及指示所述swls将不被执行的第二值，其中当所述第一值被设置在所述操作模式设置寄存器中时，所述地址转换电路被配置为将所述访问地址从所述第二ip转换到所述第二存储器，使得在所述第二地址空间中被分配给所述第二存储器的所述地址与在所述第一地址空间中被分配给所述第一存储器的所述地址相同。3.根据权利要求2所述的半导体器件，其中当所述第二值被设置在所述操作模式设置寄存器中时，所述地址转换电路被配置为不将所述访问地址从所述第二ip转换到所述第二存储器。4.根据权利要求2所述的半导体器件，还包括耦合到所述第二总线的中央处理单元(cpu)，并且其中所述地址转换电路被配置为不论被设置在所述操作模式设置寄存器中的值如何，不将访问地址从所述cpu转换到所述第二存储器。5.根据权利要求1所述的半导体器件，其中当所述swls被执行时，所述传输控制电路被配置为将针对所述swls的数据从所述第三存储器传输到所述第一存储器和所述第二存储器。
6.根据权利要求1所述的半导体器件，还包括耦合到所述传输控制电路的中央处理单元(cpu)，并且其中所述传输控制电路被配置为：将所述第一执行结果存储在所述第三存储器中；以及当所述第一执行结果与所述第二执行结果不一致时，向所述cpu传送中断信号，所述中断信号用于通知所述第一执行结果与所述第二执行结果不一致。7.根据权利要求1所述的半导体器件，还包括与所述第一ip、所述第二ip和所述传输控制电路耦合的中央处理单元(cpu)，并且其中所述cpu被配置为在所述cpu检测到通过所述传输控制电路传输针对所述swls的程序已完成之后，激活所述第一ip和所述第二ip，以使所述第一ip和所述第二ip执行针对所述swls的所述程序。8.根据权利要求1所述的半导体器件，还包括与所述第一ip、所述第二ip和所述传输控制电路耦合的中央处理单元(cpu)，并且其中所述cpu被配置为在所述cpu检测到通过所述第一ip和所述第二ip执行针对所述swls的所述程序已完成之后，激活所述传输控制电路，以使所述传输控制电路将所述第一执行结果与所述第二执行结果进行比较。9.根据权利要求1的半导体器件，其中所述传输控制电路被配置为向所述第一ip和第二ip传送第一信号，所述第一信号指示针对所述swls的所述程序的传输已完成，并且其中所述第一ip和所述第二ip被配置为在接收到所述第一信号之后，执行针对所述swls的所述程序。10.根据权利要求1的半导体器件，其中所述第一ip和所述第二ip中的每一个ip被配置为向所述传输控制电路传送第二信号，所述第二信号指示针对所述swls的所述程序的执行已完成，并且其中所述传输控制电路被配置为在接收到来自所述第一ip的所述第二信号和来自所述第二ip的所述第二信号之后，将所述第一执行结果与所述第二执行结果进行比较。11.根据权利要求1所述的半导体器件，还包括保护电路，所述保护电路在如下路径上，所述路径将所述第一总线和所述第二总线耦合而不经过所述传输控制电路，并且其中所述保护电路被配置为：当所述swls被执行时，禁止所述第一ip经由耦合所述第一总线和所述第二总线的所述路径来访问所述第二存储器，并且禁止所述第二ip经由耦合所述第一总线和所述第二总线的所述路径来访问所述第一存储器，以及当所述swls未被执行时，允许所述第一ip经由耦合所述第一总线和所述第二总线的所述路径来访问所述第二存储器，并且允许所述第二ip经由耦合所述第一总线和所述第二总线的所述路径来访问所述第一存储器。

技术总结
本公开涉及一种半导体器件。该半导体器件执行软件锁步。半导体器件包括：第一电路组，包括在第一地址空间中待被操作的第一知识产权(IP)、第一总线和第一存储器；第二电路组，包括在第二地址空间中待被操作的第二IP、第二总线和第二存储器；可连接至第三存储器的第三总线；以及与第一总线至第三总线耦合的传输控制电路。当软件锁步被执行时，第二电路组将访问地址从第二IP转换到第二存储器，使得第二地址空间中被分配给第二存储器的地址与第一地址空间中被分配给第一存储器的地址相同。空间中被分配给第一存储器的地址相同。空间中被分配给第一存储器的地址相同。


技术研发人员：中村淳 山本哲弘 寺岛和昭 小池学
受保护的技术使用者：瑞萨电子株式会社
技术研发日：2021.04.27
技术公布日：2021/11/8