存储器装置、半导体装置和相关方法与流程

1.本发明实施例涉及存储器装置、半导体装置和相关方法。


背景技术：

2.针对先进技术节点，施加到集成电路的供应电压较低(例如0.75伏特到1.2伏特)。然而，针对基于铁电场效晶体管(fefet)的存储器单元，低供应电压会减少极化电荷，且进一步减小存储器窗。因此，基于fefet的存储器单元遭受高性能可变性。


技术实现要素：

3.根据本发明实施例，一种存储器装置包括：多个存储器单元，其布置成阵列，其中每一存储器单元包含晶体管及串联连接到所述晶体管的栅极端子的电容器；多个第一导电线，其在第一方向上延伸，其中每一第一导电线连接到布置于所述阵列中的相同列中的晶体管的栅极端子；多个第二导电线，其在所述第一方向上延伸，其中每一第二导电线连接到布置于所述阵列中的相同列中的晶体管的源极端子；多个第三导电线，其在所述第一方向上延伸，其中每一第三导电线连接到布置于所述阵列中的相同列中的晶体管的漏极端子；及多个第四导电线，其在第二方向上延伸，其中每一第四导电线耦合到布置于所述阵列中的相同行中的所述电容器。
4.根据本发明实施例，一种半导体装置包括：衬底；多个栅极带，其形成于所述衬底上且在第一方向上延伸；多个铁电材料带，其形成于所述多个栅极带上方且在与所述第一方向正交的第二方向上延伸，其中所述栅极带与所述铁电材料带的相交点界定铁电场效晶体管(fefet)阵列；及多个第一导电线，其在所述第一方向上延伸，其中每一第一导电线连接到所述多个栅极带中的一者；及多个第二导电线，其在所述第二方向上延伸，其中每一第二导电线连接到所述多个铁电材料带中的一者。
5.根据本发明实施例，一种制造半导体装置的方法包括：提供衬底；在所述衬底上形成多个栅极带，且所述多个栅极带在第一方向上延伸；在所述多个栅极带上方形成多个铁电材料带，且所述多个铁电材料带在与所述第一方向正交的第二方向上延伸，其中所述栅极带与所述铁电材料带的相交点界定铁电场效晶体管(fefet)阵列；形成在所述第一方向上延伸的多个第一导电线，其中每一第一导电线连接到所述多个栅极带中的一者；及形成在所述第二方向上延伸的多个第二导电线，其中每一第二导电线连接到所述多个铁电材料带中的一者。
附图说明
6.当结合附图阅读时，从以下详细描述最佳理解本公开的方面。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为了论述清楚，可任意增大或减小各种特征的尺寸。
7.图1是说明根据本公开的实施例的存储器装置的图。
8.图2是说明根据本公开的实施例的存储器装置的存取操作的图。
9.图3是说明根据本公开的另一实施例的存储器装置的图。
10.图4是说明根据本公开的实施例的半导体装置的图。
11.图5是说明根据本公开的实施例的晶体管层的图。
12.图6是说明根据本公开的另一实施例的晶体管层的图。
13.图7是说明根据本公开的另一实施例的制造半导体装置的方法的流程图。
具体实施方式
14.以下公开内容提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件及布置的具体实例以简化本公开。当然，这些只是实例且不意在限制。举例来说，在以下描述中，在第二特征之上或上形成第一特征可包含其中形成直接接触的第一及第二特征的实施例，且还可包含其中额外特征可经形成于第一与第二特征之间使得第一与第二特征可不直接接触的实施例。另外，在各种实例中，本公开可重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所论述的各种实施例及/或配置之间的关系。
15.此外，为了便于描述，本文中可使用例如“下面”、“下方”、“下”、“上方”、“上”等等的空间相对术语来描述一元件或特征与另一(些)元件或特征的关系，如图中说明。除图中描绘的定向之外，空间相对术语还希望涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或呈其它定向)且本文中使用的空间相对描述语可同样因此解译。
16.尽管陈述本公开的广泛范围的数值范围及参数是近似值，但要尽可能精确地报告特定实例中陈述的数值值。然而，任何数值值固有地含有由相应测试测量中发现的标准偏差必然引起的特定误差。而且，如本文中使用，术语“约”大体上意味着在给定值或范围的10％、5％、1％或0.5％内。替代地，如所属领域的一般技术人员所考虑，术语“约”意味着在平均值的可接受标准误差内。除在操作/工作实例中之外或除非另外明确指定，否则本文中公开的所有数值范围、量、值及百分比(例如材料数量、持续时间、温度、操作条件、量比率及其类似物的数值范围、量、值及百分比)应被理解为在所有例子中由术语“约”修饰。因此，除非指示相反，否则本公开及所附权利要求书中陈述的数值参数是可根据需要改变的近似值。最后，每一数值参数至少应鉴于所报告的有效数字的数目且通过应用普通舍入技术来解释。范围在本文中可表示为从一端点到另一端点或在两个端点之间。本文中公开的所有范围包含端点，除非另外指定。
17.图1是说明根据本公开的实施例的存储器装置10的图。存储器装置10包含布置成阵列的多个存储器单元11。在此实施例中，存储器单元11是基于铁电场效晶体管(fefet)的存储器单元。存储器单元11包含晶体管111及铁电电容器(fecap)112，其中fecap112经串联连接到晶体管111的栅极端子113。
18.存储器装置10进一步包含在第一方向(即，y方向)上延伸的多个第一导电线21，其中每一第一导电线21连接到布置于阵列中的相同列中的晶体管111的栅极端子113。存储器装置10进一步包含在第一方向(即，y方向)上延伸的多个第二导电线22，其中每一第二导电线22连接到布置于阵列中的相同列中的晶体管111的源极端子114。
19.存储器装置10进一步包含在第一方向(即，y方向)上延伸的多个第三导电线23，其中每一第三导电线23连接到布置于阵列中的相同列中的晶体管111的漏极端子115。另外，
存储器装置10进一步包含在第二方向(即，x方向)上延伸的多个第四导电线24，其中每一第四导电线24耦合到布置于阵列中的相同行中的fecap 112。
20.所属领域的技术人员应理解，第二导电线22可被视作存储器装置中的源极线，第三导电线23可被视作存储器装置中的位线，且第四导电线24可被视作存储器装置中的字线。
21.结合图1参考图2，其中图2是说明根据本公开的实施例的存储器装置10的存取操作的图。以图1中左上角处的存储器单元11为例，当存储器装置10对左上角的存储器单元11执行写入操作时，用于左上角的存储器单元11的对应第一导电线21被引导到写入左上角的存储器单元11中的数据。
22.此外，用于左上角的存储器单元11的对应第二导电线22及对应第三导电线23是浮动的。即，用于左上角的存储器单元11的对应第二导电线22及对应第三导电线23无需连接到任何信号。此外，用于左上角的存储器单元11的对应第四导电线24被引导到指示电压，其中指示电压指示左上角的存储器单元11被选择。
23.明确来说，当写入到左上角的存储器单元11中的数据是逻辑值
‘1’
时，高电压经引导到用于左上角的存储器单元11的对应第一导电线21。另一方面，当写入到左上角的存储器单元11中的数据是逻辑值
‘0’
时，低电压经引导到用于左上角的存储器单元11的对应第一导电线21。
24.在本公开的一些实施例中，引导到用于存储器单元11的对应第一导电线21的高电压在从4.5伏特到7.5伏特的范围内。在本公开的一些实施例中，引导到用于存储器单元11的对应第一导电线21的低电压在从
‑
1.5伏特到
‑
4.5伏特的范围内。在本公开的一些实施例中，指示电压在从0.75伏特到1.5伏特的范围内。
25.当存储器装置10对左上角的存储器单元11执行读取操作时，用于左上角的存储器单元11的对应第一导电线21是浮动的。即，用于左上角的存储器单元11的对应第一导电线21无需连接到任何信号。
26.此外，用于左上角的存储器单元11的对应第二导电线22被引导到接地电压(即，0伏特)。此外，用于左上角的存储器单元11的对应第三导电线23被引导到在写入操作中写入到左上角的存储器单元11中的数据。在此实施例中，用于左上角的存储器单元11的对应第三导电线23在读取数据之前预充电。另外，用于左上角的存储器单元11的对应第四导电线24被引导到指示电压，其中指示电压指示左上角的存储器单元11被选择。
27.明确来说，当写入到左上角的存储器单元11中的数据是逻辑值
‘1’
时，高电压经引导到用于左上角的存储器单元11的对应第三导电线23。另一方面，当写入到左上角的存储器单元11中的数据是逻辑值
‘0’
时，低电压经引导到用于左上角的存储器单元11的对应第三导电线23。
28.在本公开的一些实施例中，引导到用于左上角的存储器单元11的对应第三导电线23的高电压在从0.75伏特到1.5伏特的范围内。在本公开的一些实施例中，引导到用于左上角的存储器单元11的对应第三导电线23的低电压是0伏特。
29.在本公开中，对应第四导电线24上的指示电压比存储器单元11的晶体管111的阈值电压小三倍。在此类配置下，可有效抑制存储器装置10的潜通路效应，且可缓解存储器单元11的切换非线性。
30.然而，在本公开的一些实施例中，采用另一配置来抑制潜通路效应且缓解切换非线性。
31.图3是说明根据本公开的实施例的存储器装置10'的图。存储器装置10'包含布置成阵列的多个存储器单元11'。在此实施例中，存储器单元11'是基于fefet的存储器单元。存储器单元11'包含晶体管111'、fecap 112'及缓解装置30，其中fecap 112'的一端子经串联连接到晶体管111'的栅极端子113'，且fecap 112'的另一端子经连接到缓解装置30。
32.存储器装置10'进一步包含在第一方向(即，y方向)上延伸的多个第一导电线21'，其中每一第一导电线21'连接到布置于阵列中的相同列中的晶体管111'的栅极端子113'。此外，存储器装置10'进一步包含在第一方向(即，y方向)上延伸的多个第二导电线22'，其中每一第二导电线22'连接到布置于阵列中的相同列中的晶体管111'的源极端子114'。
33.此外，存储器装置10'进一步包含在第一方向(即，y方向)上延伸的多个第三导电线23'，其中每一第三导电线23'连接到布置于阵列中的相同列中的晶体管111'的漏极端子115'。另外，存储器装置10'进一步包含在第二方向(即，x方向)上延伸的多个第四导电线24'，其中每一第四导电线24'耦合到布置于阵列中的相同行中的fecap 112'。
34.所属领域的技术人员应理解，第二导电线22'可被视作存储器装置中的源极线，第三导电线23'可被视作存储器装置中的位线，且第四导电线24'可被视作存储器装置中的字线。
35.在本公开的一些实施例中，连接于对应第四线24'与fecap 112'之间的缓解装置30包含肖特基(shottky)二极管。在本公开的一些实施例中，缓解装置30包含隧道二极管。在本公开的一些实施例中，缓解装置30包含金属
‑
绝缘体
‑
金属(mim)电容器。使用缓解装置30，可有效抑制存储器装置10的潜通路效应，且可缓解存储器单元11的切换非线性。
36.存储器装置10'的存取操作类似于在图2的实施例中提及的存储器装置10的存取操作，为简洁起见，在此省略存储器装置10'的存取操作的详细描述。
37.图4是说明根据本公开的实施例的半导体装置4的图。在本公开的一些实施例中，半导体装置4可由图1的实施例中的存储器装置10实施。半导体装置4包含衬底41及晶体管层42。衬底41可包含半导体衬底。在本公开的一些实施例中，衬底41的材料可包含：元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。
38.在本公开的一些实施例中，半导体组件(例如晶体管组件)、电子组件(例如电阻器组件、电容器组件或电感器组件)及电路层可经形成于衬底41中或之上。
39.形成于衬底41上的晶体管层42包含晶体管组件。在本公开的一些实施例中，晶体管层42包含图1的实施例中的存储器单元11的阵列。
40.所属领域的技术人员应理解，存在配置为晶体管42上的后段制程(beol)层的连接层，其中连接层包含多层层间电介质(ild)层，且每一ild层包围用于信号连接的信号线。
41.在本公开的一些实施例中，ild层的材料可包含电介质材料。在本公开的一些实施例中，用于信号连接的信号线的材料包含金属或合金，例如铜、钨、其合金或类似物。
42.图5是说明根据本公开的实施例的晶体管层42的一部分的图。晶体管层42包含布置成阵列的多个存储器单元51。应注意，为简洁起见，图5中仅展示阵列的一部分。在本公开的一些实施例中，存储器单元51可由图1的实施例中的存储器单元11实施。
43.存储器单元51包含在第一方向(即，y方向)上延伸的栅极带511，其中栅极带511经布置以界定晶体管的栅极端子。存储器单元51进一步包含主动区域512及513，其中主动区域512及513经布置以分别界定晶体管的源极区域及漏极区域。存储器单元51进一步包含在第二方向(即，x方向)上延伸的铁电材料带514，其中铁电材料带514经形成于栅极带511及主动区域512及513之上。
44.应注意，图5是俯视图。因此，事实上，栅极带511及主动区域512及513因为铁电材料带514而无法从俯视图看到。然而，为了更佳理解晶体管层42的详细结构，图5中描绘栅极带511及主动区域512及513。
45.所属领域的技术人员应理解，栅极带511与铁电材料带514的相交点界定fefet。因此，晶体管层42包含fefet阵列。
46.晶体管层42进一步包含用于信号连接的导电线。明确来说，晶体管层42包含在第一方向(即，y方向)上延伸的多个第一导电线521，其中每一第一导电线521连接到布置于阵列中的相同列中的fefet的栅极带511。晶体管层42进一步包含在第二方向(即，x方向)上延伸的多个第二导电线522，其中每一第二导电线522连接到布置于阵列中的相同行中的fefet的铁电材料带514。
47.晶体管层42进一步包含在第一方向(即，y方向)上延伸的多个第三导电线523，其中每一第三导电线523连接到布置于阵列中的相同列中的fefet的源极区域。晶体管层42进一步包含在第一方向(即，y方向)上延伸的多个第四导电线524，其中每一第四导电线524连接到布置于阵列中的相同列中的fefet的漏极区域。
48.在阅读图1的实施例之后，所属领域的技术人员应理解，多个第二导电线522中的每一者经配置为存储器装置中的字线，多个第三导电线523中的每一者经配置为存储器装置中的源极线，且多个第四导电线524中的每一者经配置为存储器装置中的位线。
49.以图5中左上角处的存储器单元为例，当半导体装置4对左上角的存储器单元51执行写入操作时，用于左上角的存储器单元51的对应第一导电线521被引导到写入左上角的存储器单元51中的数据。
50.此外，用于左上角的存储器单元51的对应第三导电线523及对应第四导电线524是浮动的。即，用于左上角的存储器单元51的对应第三导电线523及对应第四导电线524无需连接到任何信号。此外，用于左上角的存储器单元51的对应第二导电线522被引导到指示电压。
51.明确来说，当写入到左上角的存储器单元51中的数据是逻辑值
‘1’
时，高电压经引导到用于左上角的存储器单元51的对应第一导电线521。另一方面，当写入到左上角的存储器单元51中的数据是逻辑值
‘0’
时，低电压经引导到用于左上角的存储器单元51的对应第一导电线521。
52.在本公开的一些实施例中，引导到用于存储器单元51的对应第一导电线521的高电压在从4.5伏特到7.5伏特的范围内。在本公开的一些实施例中，引导到用于存储器单元51的对应第一导电线521的低电压在从
‑
1.5伏特到
‑
4.5伏特的范围内。在本公开的一些实施例中，指示电压在从0.75伏特到1.5伏特的范围内。
53.当半导体装置4对左上角的存储器单元51执行读取操作时，用于左上角的存储器单元51的对应第一导电线521是浮动的。即，用于左上角的存储器单元51的对应第一导电线
521无需连接到任何信号。
54.此外，用于左上角的存储器单元51的对应第三导电线523被引导到接地电压(例如0伏特)。此外，用于左上角的存储器单元51的对应第四导电线524被引导到写入到左上角的存储器单元51中的数据。用于左上角的存储器单元51的对应第四导电线524在读取数据之前预充电。另外，用于左上角的存储器单元51的对应第二导电线522被引导到指示电压。
55.明确来说，当在写入操作中写入到左上角的存储器单元51中的数据是逻辑值
‘1’
时，高电压经引导到用于左上角的存储器单元51的对应第四导电线524。另一方面，当在写入操作中写入到左上角的存储器单元51中的数据是逻辑值
‘0’
时，低电压经引导到用于左上角的存储器单元51的对应第四导电线524。
56.在本公开的一些实施例中，引导到用于左上角的存储器单元51的对应第第四导电线524的高电压在从0.75伏特到1.5伏特的范围内。在本公开的一些实施例中，引导到用于左上角的存储器单元51的对应第四导电线524的低电压是0伏特。
57.在本公开中，对应第二导电线522上的指示电压比存储器单元51的fefet的阈值电压小三倍。在此类配置下，可有效抑制半导体装置4的潜通路效应，且可缓解存储器单元51的切换非线性。
58.在图5的实施例中，多个第一导电线521与多个栅极带511共面。即，多个第一导电线521及多个栅极带511通过直接接触来连接。在图5的实施例中，多个第二导电线522与多个铁电材料带514共面。即，多个第二导电线522及多个铁电材料带514通过直接接触来连接。
59.在图5的实施例中，多个第三导电线523与多个源极区域512共面。即，多个第三导电线523及多个源极区域512通过直接接触来连接。在图5的实施例中，多个第四导电线524与多个漏极区域513共面。即，多个第四导电线524及多个漏极区域513通过直接接触来连接。
60.图6是说明根据本公开的另一实施例的晶体管层42的一部分的图。除存储器单元51之间的连接之外，图6中展示的晶体管层42类似于图5中展示的晶体管层42。明确来说，在图6的实施例中，多个第一导电线621经形成于多个栅极带511上方及多个铁电材料带514下方。因此，多个第一导电线621及多个栅极带511通过接触通孔81连接。
61.在图6的实施例中，多个第二导电线622经形成于多个铁电材料带514上方。因此，多个第二导电线622及多个铁电材料带514通过接触通孔82连接。
62.在图6的实施例中，多个第三导电线623经形成于多个源极区域512上方。因此，多个第三导电线623及多个源极区域512通过接触通孔83连接。在图6的实施例中，多个第四导电线624经形成于多个漏极区域513上方。因此，多个第四导电线624及多个漏极区域513通过接触通孔84连接。
63.如图5的实施例中提及，铁电材料带514经形成于栅极带511及主动区域512及513上方。因此，事实上，栅极带511、主动区域512及513及接触通孔81、83、84因为铁电材料带514而无法从俯视图看到。为了更佳理解晶体管层42的详细结构而描绘栅极带511、主动区域512及513及接触通孔81、83、84。
64.以左上角处的存储器单元51为例，当半导体装置4对左上角的存储器单元51执行写入操作时，用于左上角的存储器单元51的对应第一导电线621被引导到写入左上角的存
储器单元51中的数据。
65.此外，用于左上角的存储器单元51的对应第三导电线623及对应第四导电线624是浮动的。即，用于左上角的存储器单元51的对应第三导电线623及对应第四导电线624无需连接到任何信号。此外，用于左上角的存储器单元51的对应第二导电线622被引导到指示电压。
66.明确来说，当写入到左上角的存储器单元51中的数据是逻辑值
‘1’
时，高电压经引导到用于左上角的存储器单元51的对应第一导电线621。另一方面，当写入到左上角的存储器单元51中的数据是逻辑值
‘0’
时，低电压经引导到用于左上角的存储器单元51的对应第一导电线621。
67.在本公开的一些实施例中，引导到用于存储器单元51的对应第一导电线621的高电压在从4.5伏特到7.5伏特的范围内。在本公开的一些实施例中，引导到用于存储器单元51的对应第一导电线621的低电压在从
‑
1.5伏特到
‑
4.5伏特的范围内。在本公开的一些实施例中，指示电压在从0.75伏特到1.5伏特的范围内。
68.当半导体装置4对左上角的存储器单元51执行读取操作时，用于左上角的存储器单元51的对应第一导电线621是浮动的。即，用于左上角的存储器单元51的对应第一导电线621无需连接到任何信号。
69.此外，用于左上角的存储器单元51的对应第三导电线623被引导到接地电压(例如0伏特)。此外，用于左上角的存储器单元51的对应第四导电线624被引导到在写入操作中写入到左上角的存储器单元51中的数据。用于左上角的存储器单元51的对应第四导电线624在读取数据之前预充电。另外，用于左上角的存储器单元51的对应第二导电线622被引导到指示电压。
70.明确来说，当在写入操作中写入到左上角的存储器单元51中的数据是逻辑值
‘1’
时，高电压经引导到用于左上角的存储器单元51的对应第四导电线624。另一方面，当在写入操作中写入到左上角的存储器单元51中的数据是逻辑值
‘0’
时，低电压经引导到用于左上角的存储器单元51的对应第四导电线624。
71.在本公开的一些实施例中，引导到用于左上角的存储器单元51的对应第第四导电线624的高电压在从0.75伏特到1.5伏特的范围内。在本公开的一些实施例中，引导到用于左上角的存储器单元51的对应第四导电线624的低电压是0伏特。
72.在本公开中，对应第二导电线622上的指示电压比存储器单元51的fefet的阈值电压小三倍。在此类配置下，可有效抑制半导体装置4的潜通路效应，且可缓解存储器单元51的切换非线性。
73.图7是说明根据本公开的实施例的制造半导体装置的方法70的流程图。假如结果基本上相同，那么无需按准确顺序执行图7中展示的操作。方法70经概述如下。
74.在操作71中，提供衬底。举例来说，衬底可为在图4的实施例中提及的衬底41。举例来说，衬底的材料可包含：元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。
75.在操作72中，在衬底上形成多个栅极带，且多个栅极带在第一方向上延伸。举例来说，多个栅极带可为在图5及6的实施例中提及的栅极带511。
76.在操作73中，在多个栅极带上方形成多个铁电材料带，且多个铁电材料带在与第
一方向正交的第二方向上延伸，其中栅极带与铁电材料带的相交点界定fefet阵列。举例来说，多个铁电材料带可为在图5及6的实施例中提及的铁电材料带514。
77.在操作74中，形成多个第一导电线，且多个第一导电线在第一方向上延伸，其中每一第一导电线连接到多个栅极带中的一者。举例来说，多个第一导电线可为在图5及6的实施例中提及的多个第一导电线521及621。
78.在操作75中，形成多个第二导电线，且多个第二导电线在第二方向上延伸，其中每一第二导电线连接到多个铁电材料带中的一者。举例来说，多个第二导电线可为在图5及6的实施例中提及的多个第二导电线522及622。
79.所属领域的技术人员应易于在阅读上文提及的实施例之后理解方法70的操作，为简洁起见，此处省略方法70的细节。
80.在一些实施例中，公开一种存储器装置。所述存储器装置包含多个存储器单元、多个第一导电线、多个第二导电线、多个第三导电线及多个第四导电线。所述多个存储器单元布置成阵列，其中每一存储器单元包含晶体管及串联连接到所述晶体管的栅极端子的电容器。所述多个第一导电线在第一方向上延伸，其中每一第一导电线连接到布置于所述阵列中的相同列中的晶体管的栅极端子。所述多个第二导电线在所述第一方向上延伸，其中每一第二导电线连接到布置于所述阵列中的相同列中的晶体管的源极端子。所述多个第三导电线在所述第一方向上延伸，其中每一第三导电线连接到布置于所述阵列中的相同列中的晶体管的漏极端子。所述多个第四导电线在第二方向上延伸，其中每一第四导电线耦合到布置于所述阵列中的相同行中的所述电容器。
81.在一些实施例中，公开一种半导体装置。所述半导体装置包含衬底、多个栅极带、多个铁电材料带、多个第一导电线及多个第二导电线。所述多个栅极带经形成于所述衬底上且在第一方向上延伸。所述多个铁电材料带经形成于所述多个栅极带上方且在与所述第一方向正交的第二方向上延伸，其中所述栅极带与所述铁电材料带的相交点界定铁电场效晶体管(fefet)阵列。所述多个第一导电线在所述第一方向上延伸，其中每一第一导电线连接到所述多个栅极带中的一者。所述多个第二导电线在所述第二方向上延伸，其中每一第二导电线连接到所述多个铁电材料带中的一者。
82.在一些实施例中，公开一种制造半导体装置的方法。所述方法包含：提供衬底；在所述衬底上形成多个栅极带，且所述多个栅极带在第一方向上延伸；在所述多个栅极带上方形成多个铁电材料带，且所述多个铁电材料带在与所述第一方向正交的第二方向上延伸，其中所述栅极带与所述铁电材料带的相交点界定铁电场效晶体管(fefet)阵列；形成在所述第一方向上延伸的多个第一导电线，其中每一第一导电线连接到所述多个栅极带中的一者；及形成在所述第二方向上延伸的多个第二导电线，其中每一第二导电线连接到所述多个铁电材料带中的一者。