具有多个电压供应源的半导体封装结构及其制备方法与流程

1.本公开主张2020年5月5日申请的美国正式申请案第16/867,202号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开涉及一种半导体封装结构及其制备方法。特别涉及一种多晶粒半导体封装结构及其制备方法。


背景技术：

3.由于各种电子元件的集成密度的不断改善，所以半导体产业经历了持续的增长。这些改善主要是来自最小特征尺寸的不断减小，从而允许将更多元件整合到一给定的芯片面积中。
4.因为集成元件所占据的体积基本上在半导体晶圆的表面上，所以这些整合的改善本质上是二维的(2d)。虽然光刻技术的显着改善已导致在二维集成电路形成中的显着改进，但是其可在二维所达到的密度仍是有实体上的限制。当二维的缩放(scaling)仍是一些新设计的一选项，但采用利用z方向的三维(3d)封装组合已成为业界研究的重点。在一个三维封装结构中，多个半导体晶粒可相互堆叠在其上。结果，一上半导体晶粒与该三维封装结构的多个输入/输出(i/os)之间的一信号路径，是较长于在一下半导体晶粒与该等输入/输出之间的一信号路径，因此可延迟位于上半导体晶粒的信号传输时间。此外，由于相对较长的信号路径的较大阻抗(impedance)，所以可增加在最上面的上半导体晶粒与该等输入/输出之间的信号损耗(signal loss)。
5.上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

6.本公开的一实施例提供一种半导体封装结构。该半导体封装结构包括一封装基底；一下元件晶粒，贴合在该封装基底上；一上元件晶粒，贴合在该下元件晶粒上，其中该上元件晶粒的一主动侧是背对该封装基底，该上元件晶粒的一后侧是面朝该封装基底，该上元件晶粒包括多个晶粒输入/输出，该等晶粒输入/输出位于该主动侧处，且该等晶粒输入/输出的一第一部分是电性连接到该封装基底；以及一额外封装基底，贴合到该上元件晶粒的该主动侧上，其中该额外封装基底是电性连接到该上元件晶粒的该等晶粒输入/输出的一第二部分，并电性连接到该封装基底。
7.在本公开的一些实施例中，该额外封装基底通过多个第一接合线而电性连接到该等晶粒输入/输出的该第二部分，且该额外封装基底通过多个第二接合线而电性连接到该封装基底。
8.在本公开的一些实施例中，该额外封装基底具有一开口以及一本体部，该本体部侧向围绕该开口设置。
9.在本公开的一些实施例中，该等输入/输出的该第二部分与该开口重叠，且该等第一接合线从该额外封装基底的一上表面经由该额外封装基底的该开口而延伸到该等晶粒输入/输出的该第二部分。
10.在本公开的一些实施例中，该等第二接合线从该额外封装基底的一上表面的一周围区延伸到该封装基底。
11.在本公开的一些实施例中，该等晶粒输入/输出的一第一部分至少部分是位于该额外封装基底的一跨度(span)外侧。
12.在本公开的一些实施例中，该等晶粒输入/输出的该第一部分通过多个第三接合线而电性连接到该封装基底。
13.在本公开的一些实施例中，该半导体封装结构还包括一第一粘贴材料以及一第二粘贴材料，该第一粘贴材料设置在该下元件晶粒与该上元件晶粒之间，该第二粘贴材料设置在该上元件晶粒与该额外封装基底之间。
14.在本公开的一些实施例中，该第二粘贴材料具有一开口以及一本体部，该本体部侧向围绕该额外封装基底的该开口设置，而该第二粘贴材料的该开口与该等晶粒输入/输出的该第二部分重叠。
15.在本公开的一些实施例中，该额外封装基底经配置以提供一电源电压(power voltage)以及一参考电压给该上元件晶粒，而该封装基底经配置以提供多个命令给在该上元件晶粒中的一集成电路。
16.在本公开的一些实施例中，该半导体封装结构还包括一囊封体(encapsulant)，设置在该封装基底上，并囊封该下元件晶粒、该上元件晶粒以及该额外封装基底。
17.在本公开的一些实施例中，该半导体封装结构还包括多个封装输入/输出，设置在该封装基底背对该下元件晶粒的一表面处。
18.本公开的另一实施例提供一种半导体封装结构。该半导体封装结构包括一第一封装基底；一第一元件晶粒，接合到该第一封装基底上，并具有一第一主动侧以及一第一后侧，该第一主动侧面朝该第一封装基底，该第一后侧背对该第一主动侧；一第二元件晶粒，贴合在该第一元件晶粒上，并具有一第二主动侧以及一第二后侧，该第二主动侧背对该第一元件晶粒，该第二后侧面朝该第一元件晶粒；一第二封装基底，贴合在该第二元件晶粒的该第二主动侧上，其中该第二元件晶粒位于该第二主动侧处的多个晶粒输入/输出电性连接到该第一封装基底与该第二封装基底；以及一囊封体，设置在该第一封装基底上，并囊封该第一元件晶粒、该第二元件晶粒以及该第二封装基底。
19.在本公开的一些实施例中，该第二封装基底包括：多个积层介电层与多个导电层，沿着一垂直方向交错堆叠设置；多个接合垫，设置在最上面的该导电层的多个开口中；以及多个布线结构，连接除了最上面的该导电层的外的该等导电层到该等接合垫。
20.本公开的另一实施例提供一种半导体封装结构的制备方法。该制备方法包括接合一下元件晶粒到一封装基底上；贴合一上元件晶粒到该下元件晶粒上；贴合一额外封装基底到该上元件晶粒上；建立该额外封装基底与该上元件晶粒之间的电性连接、该额外封装基底与该封装基底之间的电性连接，以及该上元件晶粒与该封装基底之间的电性连接；以及囊封该下元件晶粒、该上元件晶粒以及该额外封装基底，其是通过一囊封体进行囊封。
21.在本公开的一些实施例中，该下元件晶粒经由一覆晶方式(flip chip manner)而
接合到该封装基底上。
22.在本公开的一些实施例中，该半导体封装结构的制备方法还包括：在该下元件晶粒接合到该封装基底上之前，形成多个电连接件在该下元件晶粒的一主动侧上，其中在该下元件晶粒接合到该封装基底上之后，该等电连接件连接在该下元件晶粒的该主动侧与该封装基底之间。
23.在本公开的一些实施例中，该半导体封装结构的制备方法还包括：在该上元件晶粒贴合到该下元件晶粒上之前，提供一第一粘贴材料在该下元件晶粒上。
24.在本公开的一些实施例中，该半导体封装结构的制备方法还包括：在该额外封装基底贴合到该上元件晶粒之前，提供一第二粘贴材料在该上元件晶粒上。
25.在本公开的一些实施例中，通过形成从该额外封装基底延伸到该上元件晶粒的多个接合线、从该额外封装基底延伸到该封装基底的多个接合线以及从该上元件晶粒延伸到该封装基底的多个电线，以建立电性连接。
26.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
27.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
28.图1a为依据本公开一些实施例一种半导体封装结构的剖视示意图。
29.图1b为如图1a所示在该半导体装结构中的一下元件晶粒的一主动侧的平面示意图。
30.图1c为如图1a所示的该半导体封装结构的平面示意图。
31.图1d为如图1a所示在该半导体装结构中的一上元件晶粒的一主动侧的平面示意图。
32.图2为如图1所示的该半导体封装结构的制备方法的流程示意图。
33.图3a到图3i为在如图2所示的该半导体封装结构的制备流程期间在不同阶段的结构的剖视示意图。
34.图4为依据本公开一些实施例的一种半导体封装结构的平面示意图。
35.图5为依据本公开一些实施例的一种半导体封装结构的剖视示意图。
36.图6a为依据本公开一些实施例的一种半导体封装结构的剖视示意图。
37.图6b为如图6a所示在该半导体封装结构中一下元件晶粒的一主动侧的平面示意图。
38.图7a为依据本公开一些实施例的一种半导体封装结构的剖视示意图。
39.图7b为如图7a所示在该半导体封装结构中一下元件晶粒的一主动侧的平面示意图。
40.其中，附图标记说明如下：
41.10：半导体封装结构
42.20：半导体封装结构
43.30：半导体封装结构
44.40：半导体封装结构
45.40a：半导体封装结构
46.100：下元件晶粒
47.102：晶粒输入/输出
48.110：上元件晶粒
49.112：晶粒输入/输出
50.120：封装基底
51.122：介电核心层
52.124：积层介电层
53.126：导电图案
54.128：布线结构
55.130：额外封装基底
56.132：积层介电层
57.134：导电图案
58.136：布线结构
59.138：接合垫
60.140：囊封体
61.am1：粘贴材料
62.am2：粘贴材料
63.am3：粘贴材料
64.ap1：导电垫
65.ap2：导电垫
66.as1：主动侧
67.as2：主动侧
68.bs1：后侧
69.bs2：后侧
70.bw1：接合线
71.bw2：接合线
72.bw3：接合线
73.bw4：接合线
74.cl1：导电线
75.cl2：导电线
76.cp1：导电柱
77.ec1：电连接件
78.ec2：封装输入/输出
79.m10：方法
80.rd1：重分布结构
81.rd2：重分布结构
82.rp1：重分布垫
83.rp2：重分布垫
84.s11：步骤
85.s13：步骤
86.s15：步骤
87.s17：步骤
88.s19：步骤
89.s21：步骤
90.s23：步骤
91.s25：步骤
92.s27：步骤
93.s29：步骤
94.sj1：焊料接头
95.w：开口
96.w134：开口
具体实施方式
97.本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
[0098]“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或特性，然而并非每一实施例必须包含该特定特征、结构或特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
[0099]
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
[0100]
应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于工艺条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
[0101]
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
[0102]
图1a为依据本公开一些实施例一种半导体封装结构10的剖视示意图。图1b为如图1a所示在该半导体装结构10中的一下元件晶粒100的一主动侧as1的平面示意图。
[0103]
请参考图1a，在一些实施例中，半导体封装结构10为一双晶粒半导体封装结构。在这些实施例中，半导体封装结构10可具有一下元件晶粒100以及一上元件晶粒110，上元件晶粒110位于下元件晶粒100上。下元件晶粒100接合到一封装基底120上，且上元件晶粒110可经由一粘贴材料am1而贴合在下元件晶粒100上。在一些实施例中，下元件晶粒100的一主动侧as1面朝封装基底120，同时下元件晶粒100的一后侧bs1背对封装基底120。另一方面，上元件晶粒110的一主动侧as2背对下元件晶粒100，同时上元件晶粒110的一后侧bs2面朝下元件晶粒100。在这些实施例中，粘贴材料am1布设在下元件晶粒100的后侧bs1与上元件晶粒110的后侧bs2之间。此外，粘贴材料am1可覆盖下元件晶粒100的大致整体背侧bs1以及上元件晶粒110的大致整体背侧bs2，且粘贴材料am1的一侧壁可大致与下元件晶粒100与上元件晶粒110的侧壁为共面，或者是从下元件晶粒100与上元件晶粒110的侧壁侧向突伸。或者是，粘贴材料am1的侧壁可从下元件晶粒100与上元件晶粒110的侧壁侧向凹陷，并可不覆盖下元件晶粒100的后侧bs1与上元件晶粒110的后侧bs2的周围区。在一些实施例中，粘贴材料am1由一聚合物材料所组成，例如环氧树脂(epoxy)。
[0104]
一元件晶粒100/110的主动侧as1/as2可表示成其上设置有多个晶粒输入/输出102/112的一侧。在一些实施例中，下元件晶粒100的该等晶粒输入/输出102包括多个导电垫ap1，上元件晶粒110的该等晶粒输入/输出112包括多个导电垫ap2。导电垫ap1/ap2电性连接到在元件晶粒100/110中的一集成电路。举例来说，集成电路包括多个主动元件及/或多个无源元件(图未示)，并包括多个内连接(图未示)，其用于布线该等主动元件及/或该等无源元件。导电垫ap1/ap2可经由该等内连接而连接到该等主动/无源元件。在一些实施例中，下元件晶粒100与上元件晶粒110为存储器晶粒，例如动态随机存取存储器(dram)晶粒。在这些实施例中，在每一下元件晶粒100与上元件晶粒110中的集成电路可包括多个存储器胞的一阵列，而每一存储器胞具有至少一存取晶体管以及至少一存储电容器。此外，就电路与尺寸而言，上元件晶粒110可大致相同于下元件晶粒100。或者是，就电路、尺寸或其他特性而言，上元件晶粒110与下元件晶粒100可相互不同。
[0105]
在那些实施例中，在下元件晶粒100的主动侧as1面朝封装基底120的情况下，下元件晶粒100经由多个电连接件ec1而接合到封装基底120。该等电连接件ec1连接下元件晶粒100的该等晶粒输入/输出102到封装基底120。在一些实施例中，该等电连接件ec1分别包括一导电柱cp1以及一焊料接头sj1。导电柱cp1的一端子(terminal)连接到其中一晶粒输入/输出102，且导电柱cp1的另一端子经由焊料接头sj1而连接到封装基底120。如图1a所示，每一导电柱cp1垂直延伸在其中一焊料接头sj1与其中一晶粒输入/输出102之间。在一些实施例中，该等导电柱cp1的一材料可包含金属(意即铜或铜合金)，同时该等焊料接头sj1可由一焊锡材料(solder material)所制。此外，该等电连接件ec1可具有一高度，是在30μm到
150μm范围之间。然而，所属技术领域中技术人员可依据设计所需，而选择该等电连接件ec1的其他适合的材料及/或改良该等电连接件ec1的尺寸，本公开并不以此为限。
[0106]
在一些实施例中，封装基底120为具有一介电核心层(dielectric core layer)122的一封装基底。在这些实施例中，封装基底120包括介电核心层122，并包括多个积层介电层(built
‑
up dielectric layers)124以及多个导电图案126的多层，而多个导电图案126的该等层交错地形成在介电核心层122的相对侧处。如图1a所示，该等积层介电层124与该等导电图案126的该等层可交错地堆叠在介电核心层122的一上侧以及一下侧。该等导电图案126的该等层可包括至少一层接地面(ground plane)、至少一层电源面(power plane)以及至少一信号面(signal plane)。举例来说，二信号面跨设在一接地面与一电源面之间。此外，封装基底120还可包括多个布线结构(routing structures)128，用于布线多个嵌入层(embedded layers)与该等导电图案126的最下面一层到封装基底120的一上表面，以及用于布线该等嵌入层与该等导电图案126的最上面一层到封装基底120的一下表面。一些电连接件ec1接合在该等导电图案126的最上面一层上(意即接地面)，而其他电连接件ec1则维持在该等布线结构128的最上面部分上，且经由该等布线结构128而布线到该等导电图案126的该等嵌入层。该等布线结构128可具有多个导电迹线(conductive traces)、多个导电通孔(conductive vias)以及多个穿孔(through vias)。该等导电迹线分别延伸在其中一积层介电层124的一表面上，或者是在介电核心层122的一表面上。该等导电通孔分别穿过一个或多个积层介电层124，并电性连接到一个或多个导电迹线及/或该等导电图案126的其中一层。此外，该等穿孔穿经介电核心层122，并经配置以建立该等布线结构128位于接电核心层122的相对侧的部分之间的电性连接。在一些实施例中，多个封装输入/输出ec2形成在封装基底120的一下侧。一些封装输入/输出ec2接触该等导电图案126的最下面一层，同时其他的封装输入/输出ec2接触该等布线结构128的该等最下面部分。在一些实施例中，该等封装输入/输出ec2可为球状栅格阵列(ball grid array，bga)球、受控塌陷芯片连接(controlled
‑
collapse
‑
chip
‑
connection，c4)凸块或其类似物。
[0107]
请参考图1a及图1b，在一些实施例中，下元件晶粒100该等晶粒输入/输出102还包括多个重分布结构rd1。在多个导电垫ap1形成在下元件晶粒100的主动侧as1的一中心区内的实施例中，一些导电垫ap1通过该等重分布结构rd1而布线到主动侧as1的一周围区。在此方法中，下元件晶粒100的该等晶粒输入/输出102可分布在主动侧as1的中心区与周围区内。举个例子，该等导电垫ap1可配置在中心区中的二行(columns)中，且在每一行中的该等导电垫ap1交错地连接到延伸至周围区的重分布结构rd1。然而，所属技术领域中技术人员可依据设计所需，改良该等导电垫ap1与该等重分布结构rd1的架构，且下元件晶粒100的该等晶粒输入/输出102可分布在下元件晶粒100的主动侧as1的中心区与周围区内。在一些实施例中，该等重分布结构rd1分别具有一导电线cl1以及一重分布垫rp1。应当理解，在图1a中仅显示出该等重分布结构rd1的该等重分布垫rp1，从图1a中省略该等导电线cl1。另一方面，该等导电线cl1与该等重分布垫rp1均显示在图1b中。导电线cl1从其中一导电垫ap1延伸到其中一重分布垫rp1。在一些实施例中，导电线cl1从暴露在主动侧as1处的对应的导电垫ap1的一表面延伸，并侧向接触对应的重分布垫rp1。导电线cl1可形成为一直线。或者是，导电线cl1可具有沿着其延伸方向的至少一转折(turn)。此外，该等电连接件ec1可形成在该等重分布垫rp1上，且该等导电垫ap1并未连接到该等重分布结构rd1。在这些实施例中，
在一些导电垫ap1从主动侧as1的中心区布线到主动侧as1的周围区的情况下，该等电连接件ec1与主动侧as1的中心区及周围区重叠。
[0108]
请参考图1a，在一些实施例中，半导体封装结构10还包括一额外封装基底130。当上元件晶粒110的主动侧as2背对下元件晶粒100的这些实施例中，额外封装基底130设置在上元件晶粒110上。在额外封装基底130中的多个电子元件(意即如将要描述的多个导电图案134)电性连接到上元件晶粒110的一些导电垫ap2，且当作是额外电压供应源给上元件晶粒110。在一些实施例中，额外封装基底110经由一粘贴材料am2而贴合在上元件晶粒110上。此外，在该等导电垫ap2位于上元件晶粒110的主动侧as2的一中心区内的该等实施例中，额外封装基底130具有一开口w，是与至少一些导电垫ap2重叠。应当理解，虽然在图1a中所描述的额外封装基底130是具有二分开的子部分，但这些子部分相互连接，且侧向围绕开口w设置。类似于额外封装基底130，粘贴材料am2的一本体部可侧向围绕粘贴材料am2的一开口，且此开口与额外封装基底130的开口w重叠。虽然描述粘贴材料am2的内侧壁与外侧壁是与额外封装基底130的内侧壁与外侧壁为共面，但粘贴材料am2的内侧壁与外侧壁可从额外封装基底130的内侧壁与外侧壁交错凹陷或突伸。
[0109]
在一些实施例中，额外封装基底130为一无核心(core
‑
less)封装基底。在这些实施例中，额外封装基底130包括多个积层介电层132以及多个导电图案134的多层。该等积层介电层132与该等到电图案134的该等层是沿一垂直方向而交错堆叠。在额外封装基底130具有开口w的那些实施例中，开口w是穿经该等积层介电层132以及该等导电图案134的该等层。该等导电图案132的该等层可包括至少一层接地面以及至少一层电源面。举例来说，该等导电图案132的该等层具有一单一接地面以及多个电源面(意即三个电源面)，而该等电源面是铺设在接地面下方。此外，额外封装基底130可包括多个布线结构136以及多个接合垫138。该等接合垫138可与最上面的该等导电图案134的该等层(意即接地面)一起设置在最上面的积层介电层132上。此外，该等接合垫138可位于该等导电图案134的最上面一层的多个开口w134中，且与该等导电图案134的最上面一层的一本体部分开设置。位于该等导电图案134的最上面一层下方的一些该等导电图案134的该等层(意即该等电源面)，是通过该等布线结构136而布线到该等接合垫138。在一些实施例中，该等布线结构136具有多个导电通孔，每一个导电通孔是穿经一个或多个积层介电层132。位于该等导电图案134的最上面一层的该等导电图案134的该等层以及位于该等导电图案134的最下面一层的该等导电图案134的该等层，是可在该等布线结构136经过处为非连续的。
[0110]
依据如上所述的该等实施例，封装基底120为具有介电核心层122的一封装基底，且额外封装基底130为一无核心封装基底。然而，在其他实施例中，封装基底120与额外封装基底130均为一无核心封装基底。在其他的实施例中，封装基底120与额外封装基底130均为具有一介电核心层的封装基底。或者是，封装基底120为一无核心封装基底，同时额外封装基底130为具有一介电核心层的封装基底。由硬质材料所制的具有一介电核心层的封装基底，是可改善机构强度，同时无核心封装基底可具有例如重量轻以及z方向高度低的优点。所属技术领域中技术人员可依据工艺所需而选择对于封装基底120以及额外封装基底130的适合的基底形态，本公开并不以此为限。
[0111]
请参考图1a及图1c，在一些实施例中，额外封装基底130的一本体部是侧向围绕额外封装基底130的开口w设置。在这些实施例中，额外封装基底130的本体部具有一外边缘以
及一内边缘，外边缘是界定出额外封装基底130的一外边界，而内边缘是界定出开口w的一轮廓(contour)。该等导电图案134的最上面一层的该等开口w134可分别接近额外封装基底130的外边缘或内边缘设置。举例来说，如图1c所示，一些开口w134是接近额外封装基底130的外边缘设置，同时其他开口w134是接近额外封装基底130的内边缘设置。此外，一个或多个接合垫138是形成在每一开口w134。在一个以上的接合垫138中的该等开口w134可具有一覆盖区(footprint area)，大于在单一个接合垫138中的开口w134的一覆盖区。
[0112]
在一些实施例中，该等导电图案134的最上面一层以及一些接合垫138是通过多个接合线bw1而电性连接到上元件晶粒110的该等导电垫ap2，而所述上元件晶粒110的该等导电垫ap2是与开口w重叠。此外，该等导电图案134的最上面一层与其他的接合垫138是通过多个接合线bw2而电性连接到封装基底120。在一些实施例中，该等接合线bw1从该等接合垫138以及该等导电图案134的最上面一层(意即接地面)接近额外封装基底130的内边缘处(意即开口w的轮廓)的一部分，而延伸到上元件晶粒110的该等导电垫ap2。在另一方面，该等接合线bw2是从该等接合垫138以及该等导电图案134的最上面一层接近额外封装基底130的外边缘处的一部分，而延伸到该等导电图案126的最上面一层以及该等布线结构128的最上面的部分。在此方法中，该等接合线bw1与额外封装基底130的一内周围区连接，同时该等接合线bw2与额外封装基底130的一外周围区连接。在一些实施例中，多个电源电压(意即直流电压)以及一参考电压可通过在额外封装基底130中的电源面以及接地面，并经由该等接合线bw1而提供到上元件晶粒110，且在额外封装基底130的电源面以及接地面是通过该等接合线bw2而电性耦接到封装基底120的电源面与接地面。此外，由于从额外封装基底130到上元件晶粒110的一垂直距离是较短于从额外封装基底130到封装基底120的一垂直距离，所以连接在额外封装基底130与上元件晶粒110之间的该等接合线bw1可具有一长度，是较短于连接在额外封装基底130与封装基底120之间的该等接合线bw2的一长度。
[0113]
请参考图1c及图1d，在一些实施例中，上元件晶粒110的该等晶粒输入/输出112还包括多个重分布结构rd2。在该等导电垫ap2形成在上元件晶粒110的主动侧as2的一中心区内的该等实施例中，一些导电垫ap2是通过该等重分布结构rd2而布线到主动侧as2的一周围区。在此方法中，上元件晶粒110的该等晶粒输入/输出112可同时分布在主动侧as2的中心区与周围区。举例来说，未通过该等重分布结构rd2布线的该等导电垫ap2是可与额外封装基底130的开口w重叠，并通过该等接合线bw1(如图1c所示)而连接到额外封装基底130。在另一方面，通过该等重分布结构rd2布线的该等导电垫ap2，可被额外封装基底130的本体部(如图1a所示)所覆盖。在一些实施例中，上元件晶粒110的一覆盖区是较大于额外封装基底130的一覆盖区，以使位于上元件晶粒110的周围区的该等重分布结构rd2可至少部分位于额外封装基底130的外侧，因此可用于建立在上元件晶粒110与封装基底120之间的电性连接。举个例子，该等导电垫ap2可配置成在中心区内的多个行。该等导电垫ap2远离主动侧as2的周围区的该等行可不通过该等重分布结构rd2布线，同时该等导电垫ap2接近主动侧as2的周围区的该等行可通过该等重分布结构rd2而布线到周围区。然而，所属技术领域中技术人员可依据设计所需而改良该等导电垫ap2与该等重分布结构rd2的架构，本公开并不以此为限。
[0114]
在一些实施例中，该等重分布结构rd2分别具有一导电线cl2以及一重分布垫rp2。应当理解，在图1a中仅描述该等重分布结构rd2的该等重分布垫rp2，且在图1a中是省略该
等导电线cl2。此外，由于该等导电线cl2是被额外封装基底130的本体部所覆盖，所以在图1c中并未显示该等导电线cl2。在另一方面，在图1d中均显示出该等导电线cl2与该等重分布垫rp2。该等导电线cl2是从其中一导电垫ap2延伸到其中一重分布垫rp2。在一些实施例中，导电线cl2是从相对应的导电垫ap2暴露在主动侧as2处的一表面延伸，且侧向接触相对应的重分布垫rp2。导电线cl2可形成如一直线。或者是，导电线cl2可具有沿着其延伸方向的至少一转折(turn)。
[0115]
在一些实施例中，位于上元件晶粒110的周围区内的重分布结构rd2，是通过多个接合线bw3而连接到封装基底120。为了建立在上元件晶粒110与封装基底120之间的电性连接，该等接合线bw3可分别从其中一重分布垫rp2延伸到封装基底120的该等布线结构128的一最上面部分。在一些实施例中，用于控制在上元件晶粒110中的集成电路的多个命令，是可经由该等接合线bw3而提供到上元件晶粒110。由于在上元件晶粒110与封装基底120之间的一垂直距离，是较短于在额外封装基底130与封装基底120之间的一垂直距离，所以连接在上元件晶粒130与封装基底120之间的该等接合线bw3可具有一长度，是较短于连接在额外封装基底130与封装基底120之间的该等接合线bw2。此外，该等接合线bw3的长度可较短于、相同于或较长于该等接合线bw1。
[0116]
请参考图1a，在一些实施例中，半导体封装结构10还包括一囊封体(encapsulant)140。囊封体140是囊封设置在封装基底120上的多个元件。换言之，下元件晶粒100、上元件晶粒110、额外封装基底130以及该等电连接件ec1、该等接合线bw1、bw2、bw3与粘贴材料am1、am2，是均被囊封体140所囊封。在一些实施例中，囊封体140的一侧壁是大致与封装基底120的一侧壁为共面。囊封体140包含一模制化合物(molding compound)，例如环氧树脂(epoxy resin)。在一些实施例中，囊封体140还包括多个填充粒子(图未示)，是分散在模制化合物中。该等填充粒子可由一非有机材料(意即硅石(silica))所制，并经配置以改良囊封体140的一材料特性(意即热膨胀系数(cte))。
[0117]
如上所述，依据本公开的一些实施例的半导体封装结构10为一双晶粒半导体封装，并具有封装基底120、接合在封装基底120上的下元件晶粒100、贴合到下元件晶粒100上的上元件晶粒110以及贴合到上元件晶粒110上的额外封装基底130。通过设置额外封装基底130，可提供额外的电源面与额外的接地面给上元件晶粒110。相较于形成在封装基底120中的电源面以及接地面，在额外封装基底130中的这些额外的电源面与接地面是接近上元件晶粒110。因此，可通过具有较低损耗的额外封装基底130而提供电源及参考电压给上元件晶粒110。据此，可改善上元件晶粒110的效能。
[0118]
图2为如图1所示的该半导体封装结构10的制备方法m10的流程示意图。图3a到图3i为在如图2所示的该半导体封装结构10的制备流程期间在不同阶段的结构的剖视示意图。
[0119]
请参考图2及图3a，执行步骤s11，并提供封装基底120。在封装基底120为具有一介电核心层(意即介电核心层122)的封装基底的这些实施例中，多个积层介电层124以及多个导电图案126的多层形成在介电核心层122的相对侧。此外，该等布线结构128的该等导电通孔与该等导电迹线是该等导电图案126的该等层一起形成，且该等布线结构128的该等穿孔(through vias)可形成在介电核心层122中。在一些实施例中，形成每一积层介电层124的方法包括一叠层工艺(lamination process)，且形成该等导电图案126的每一层的方法包
括一光刻工艺以及一镀覆工艺或一沉积工艺。此外，在一些实施例中，该等布线结构128的该等穿孔的形成方法包括通过一钻孔(drilling)工艺(例如一激光钻孔工艺)以形成多个透孔(through holes)在介电核心层122中，且充填一导电材料进入这些透孔中，以通过一镀覆工艺或一沉积工艺而形成该等穿孔。在封装基底120为一无核心封装基底的那些实施例中，如此封装基底的形成方法可类似于如参考图3f所描述的额外封装基底130的形成方法。
[0120]
请参考图2及图3b，执行步骤s13，且下元件晶粒100接合到封装基底120上。在一些实施例中，下元件晶粒100经由一覆晶方式(flip chip manner)而接合到封装基底120上。在这些实施例中，多个电连接件ec1可预先形成在下元件晶粒100的该等晶粒输入/输出102上，且下元件晶粒100是经由该等电连接件ec1而接合到封装基底120上。在下元件晶粒100接合到封装基底120上之后，该等电连接件ec1可接触在封装基底120中的该等导电图案126的最上面一层以及该等布线结构128的最上面部分，并可建立在下元件晶粒100与该等导电图案126之间的电性连接。在一些实施例中，一取放(pick and place)工艺用于贴合下元件晶粒100到封装基底120。此外，可接着执行一热处理以接合下元件晶粒100到封装基底120。
[0121]
请参考图2及图3c，执行步骤s15，且粘贴材料am1是提供在下元件晶粒100的后侧bs1上。如参考图1a所述，粘贴材料am1可大致覆盖整个后侧bs1。在一些实施例中，形成粘贴材料am1的方法包括一点胶工艺(dispensing process)。
[0122]
请参考图2及图3d，执行步骤s17，且上元件晶粒110贴合到粘贴材料am1上。一旦上元件晶粒110贴合到粘贴材料am1上，上元件晶粒110的后侧bs2是接触粘贴材料am1，同时目前是暴露上元件晶粒110的主动侧as2。在一些实施例中，一取放工艺用于贴合上元件晶粒110在粘贴材料am1上。此外，在一些实施例中，在上元件晶粒110贴合之后，是执行一热处理，以固化粘贴材料am1。
[0123]
请参考图2及图3e，执行步骤s19，且粘贴材料am2是提供在上元件晶粒110上。粘贴材料am2形成在上元件晶粒110的主动侧as2，以使粘贴材料am2覆盖上元件晶粒110的至少一些晶粒输入/输出112。在贴合在粘贴材料am2上的额外封装基底130具有位于额外封装基底130的一中心区内的开口w的那些实施例中(如图1c及图3e所示)，粘贴材料am2可具有一开口，是对准开口w。在这些实施例中，该等晶粒输入/输出112的一些导电垫ap2可暴露在粘贴材料am2的开口中，同时粘贴材料am2的一本体部是覆盖其他的导电垫ap2。此外，在一些实施例中，该等晶粒输入/输出112的该等重分布垫rp2可分别部分或完全位于粘贴材料am2的外侧。在一些实施例中，形成粘贴材料am2的方法包括一点胶工艺。
[0124]
请参考图2及图3f，执行步骤s21，且额外封装基底130是提供且贴合在粘贴材料am2上。在额外封装基底130为一无核心封装基底的那些实施例中，形成额外封装基底130的方法包括交错形成多个积层介电层132以及多个导电图案134的多层在一载体(carrier)(图未示)上。形成每一积层介电层132的方法可包括一叠层工艺(lamination process)。此外，形成该等导电图案134的每一层的方法可包括一光刻工艺以及一不镀覆工艺或一沉积工艺。在一些实施例中，多个布线结构136是与位于该等导电图案134的最上面一层与最下面一层之间该等导电图案134的一些层一起形成，且多个接合垫138是与该等导电图案134的最上面一层一起形成。该等积层介电层132可由一聚合物材料所组成，同时该等导电图案134、该等布线结构136以及该等接合垫138可由一金属材料所组成。在形成该等积层介电层
132、该等导电图案134、该等布线结构136以及该等接合垫138之后，是移除载体，且余留的结构是形成额外封装基底130。或者是，额外封装基底130为具有一介电核心层的封装基底，且形成如此封装基底的方法可类似于形成如参考图3a所描述的封装基底120的方法。在额外封装基底130贴合之后，额外封装基底130的一下表面是接触粘贴材料am2的一上表面，且暴露该等导电图案134的最上面一层以及该等接合垫138。在一些实施例中，再额外封装基底130贴合之后，额外封装基底130具有开口w，且额外封装基底130的开口w可大致对准粘贴材料am2的开口。一取放工艺可用于贴合额外封装基底130到粘贴材料am2上。此外，在一些实施例中，在额外封装基底130贴合之后，是执行一热处理，以固化粘贴材料am2。
[0125]
请参考图2及图3g，执行步骤s23，以使额外封装基底130电性连接到上元件晶粒110与封装基底120，且上元件晶粒110电性连接到封装基底120。在一些实施例中，额外封装基底130通过该等接合线bw1、bw2而分别电性连接到上元件晶粒110与封装基底120。此外，在一些实施例中，上元件晶粒110通过该等接合线bw3而电性连接到封装基底120。该等接合线bw1可与上元件晶粒100的该等导电垫ap2连接，而该等导电垫ap2是暴露在额外封装基底130的开口w中，同时该等接合线bw3可连接到上元件晶粒110的该等重分布垫rp2，而该等重分布垫rp2是至少部分位于额外封装基底的跨度(span)外侧。在一些实施例中，该等接合线bw1、bw2、bw3可分别通过使用一线接合工艺所形成，而线接合工艺包括一固相焊接步骤(solid phase welding step)。由于该等接合线bw3从一相对低高度延伸，所以该等接合线bw3的形成可先于该等接合线bw1、bw2。然而，所属技术领域中技术人员可依据工艺需要而调整形成接合线bw1、bw2、bw3的工艺的顺序，本公开并不以此为限。
[0126]
请参考图2及图3h，执行步骤s25，且囊封体140是囊封设置在封装基底120上的多个元件。换言之，囊封体140是囊封下元件晶粒100、上元件晶粒110、额外封装基底130以及该等电连接件ec1与该等接合线bw1、bw2、bw3。在一些实施例中，转移模制(transfer
‑
molding)工艺、压缩模制(compression
‑
molding)工艺或其他可行的模制工艺是可用于形成囊封体140。此外，在一些实施例中，可对形成的囊封体140进行一平坦化工艺(意即化学机械研磨工艺)，以使囊封体140可具有一大致平坦上表面。
[0127]
请参考图2及图3i，执行步骤s27，且多个封装输入/输出ec2形成在封装基底120背对下元件晶粒100的一侧处。在该等封装输入/输出ec2为bga球的那些实施例中，形成该等封装输入/输出ec2的方法可包括一植球工艺(ball placement process)或一球安装工艺(ball mount process)。
[0128]
请参考图2、图3i及图1a，执行步骤s29，且对如图3i所示的结构进行一单体化工艺(singulation process)。在图1a中是描述其中一单体化结构。在一些实施例中，单体化工艺可包括一锯刀切割工艺(blade sawing process)、一等离子体切割(plasma dicing)工艺或其类似工艺。在上述的该等实施例中，该等封装输入/输出ec2的形成是先于单体化工艺。然而，单体化工艺可紧随在该等封装输入/输出ec2的形成之后。本公开并未限制这两步骤的顺序。
[0129]
至此，是依据该等实施例而形成半导体封装结构10。还可对半导体封装结构10进行其他封装工艺或测试程序。
[0130]
图4为依据本公开一些实施例的一种半导体封装结构20的平面示意图。半导体封装结构20是类似于如参考图1a所描述的半导体封装结构10，且将仅讨论其间的差异，而相
同或类似的部分则不再重复。
[0131]
请参考图4，在一些实施例中，上元件晶粒110的该等导电垫ap2设置在上元件晶粒110的主动侧as2的一周围区内，且额外封装基底130可不具有如参考图1a及图1c所描述的开口w。在这些实施例中，上元件晶粒110的该等晶粒输入/输出112可不包括如参考图1d所描述的该等重分布结构rd2。此外，每一导电垫ap2部分或完全位于额外封装基底130的一跨度外侧，且经由该等接合线bw1、bw3而分别电性连接到额外封装基底130与封装基底120。该等接合线bw1从该等接合垫138与该等导电图案134的最上面一层延伸到一些导电垫ap2，以使电源电压与参考电压可从在额外封装基底130中的电源面与接地面而提供到上元件晶粒110。此外，该等接合线bw3是从一些接合垫ap2延伸到在封装基底120中的该等布线结构128的最上面的部分，以使驱动在上元件晶粒110中的集成电路的多个命令，可从封装基底120传输到上元件晶粒110。所属技术领域中技术人员可依据设计所需而改良该等导电垫ap2、该等接合垫138以及该等布线结构128的最上面部分的架构，本公开并不以此为限。
[0132]
图5为依据本公开一些实施例的一种半导体封装结构30的剖视示意图。半导体封装结构30是类似于如参考图1a所描述的半导体封装结构10，且将仅讨论其间的差异，而相同或类似的部分则不再重复。
[0133]
请参考图5，在一些实施例中，下元件晶粒100的后侧bs1面朝封装基底120，同时下元件晶粒100的主动侧as1背对封装基底120。在这些实施例中，粘贴材料am1可覆盖位于下元件晶粒100的主动侧as1处的该等晶粒输入/输出102。此外，该等晶粒输入/输出102的该等重分布垫rp1可通过多个接合线bw4而电性连接到封装基底120。该等接合线bw4可从该等重分布垫rp1延伸到该等导电图案124的最上面一层以及该等布线结构128的一些最上面部分。再者，该等接合线bw4可部分嵌入在粘贴材料am1中。形成该等接合线bw4的方法可类似于形成该等接合线bw1、bw2、bw3的方法，而在粘贴材料am1提供在下元件晶粒100上之前，即可形成该等接合线bw4。
[0134]
图6a为依据本公开一些实施例的一种半导体封装结构40的剖视示意图。图6b为如图6a所示在该半导体封装结构40中一下元件晶粒100的一主动侧as1的平面示意图。半导体封装结构40是类似于如参考图1a所描述的半导体封装结构10，且将仅讨论其间的差异，而相同或类似的部分则不再重复。
[0135]
请参考图6a及图6b，在一些实施例中，是省略如参考图1a及图1b所描述的该等重分布结构rd1。在这些实施例中，下元件晶粒100的该等晶粒输入/输出102可仅包括该等导电垫ap1。此外，一粘贴材料am3可设置在下元件晶粒100与封装基底120之间。粘贴材料am3可不覆盖下元件晶粒100的整个主动侧as1。在该等导电垫ap1形成在主动侧as1的一中心区内的那些实施例中，粘贴材料am3可具有二分开的子部分，且该等导电垫ap1可位于粘贴材料am3的这些子部分之间的一空间内。关于半导体封装结构40的一制造程序，在下元件晶粒100贴合到封装基底120上之前，粘贴材料am3可点胶(dispensed)在封装基底120上，且在下元件晶粒100贴合之后，可执行一热处理，以固化粘贴材料am3。
[0136]
图7a为依据本公开一些实施例的一种半导体封装结构40a的剖视示意图。图7b为如图7a所示在该半导体封装结构40a中一下元件晶粒100的一主动侧as1的平面示意图。半导体封装结构40a是类似于如参考图6a所描述的半导体封装结构40，且将仅讨论其间的差异，而相同或类似的部分则不再重复。
[0137]
请参考图7a及图7b，在该等导电垫ap1形成在下元件晶粒100的主动侧as1的一周围区内的该等实施例中，该等导电垫ap1可位于粘贴材料am3的相对侧处。此外，粘贴材料am3可形成一连续伸展图案，而不是形成如具有多个分开的子部分。
[0138]
如上，依据本公开的该等实施例的半导体封装结构具有一额外封装基底，是贴合到上元件晶粒上。而额外封装基底是经配置以提供电源面及接地面给上元件晶粒。相较于位于封装基底中的电源面及接地面，其中下元件晶粒与上元件晶粒是贴合在该封装基底上，在额外封装基底中的这些电源面及接地面是更接近上元件晶粒。因此，电源电压及参考电压可通过具有较少损耗的额外封装基底而提供到上元件晶粒。据此，可改善上元件晶粒的性能。
[0139]
本公开的一实施例提供一种半导体封装结构。该半导体封装结构包括一封装基底；一下元件晶粒，贴合在该封装基底上；一上元件晶粒，贴合在该下元件晶粒上，其中该上元件晶粒的一主动侧背对该封装基底方向，该上元件晶粒的一后侧面朝该封装基底，该上元件晶粒包括多个晶粒输入/输出，该等晶粒输入/输出位于该主动侧处，且该等晶粒输入/输出的一第一部分电性连接到该封装基底；以及一额外封装基底，贴合到该上元件晶粒的该主动侧上，其中该额外封装基底电性连接到该上元件晶粒的该等晶粒输入/输出的一第二部分，并电性连接到该封装基底。
[0140]
本公开的另一实施例提供一种半导体封装结构。该半导体封装结构包括一第一封装基底；一第一元件晶粒，接合到该第一封装基底上，并具有一第一主动侧以及一第一后侧，该第一主动侧面朝该第一封装基底，该第一后侧背对该第一主动侧；一第二元件晶粒，贴合在该第一元件晶粒上，并具有一第二主动侧以及一第二后侧，该第二主动侧背对哀第一元件晶粒，该第二后侧面朝该第一元件晶粒；一第二封装基底，贴合在该第二元件晶粒的该第二主动侧上，其中该第二元件晶粒位于该第二主动侧处的多个晶粒输入/输出电性连接到该第一封装基底与该第二封装基底；以及一囊封体，设置在该第一封装基底上，并囊封该第一元件晶粒、该第二元件晶粒以及该第二封装基底。
[0141]
本公开的另一实施例提供一种半导体封装结构的制备方法。该制备方法包括接合一下元件晶粒到一封装基底上；贴合一上元件晶粒到该下元件晶粒上；贴合一额外封装基底到该上元件晶粒上；建立该额外封装基底与该上元件晶粒之间的电性连接、该额外封装基底与该封装基底之间的电性连接，以及该上元件晶粒与该封装基底之间的电性连接；以及囊封该下元件晶粒、该上元件晶粒以及该额外封装基底，其是通过一囊封体进行囊封。
[0142]
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
[0143]
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或达到实质上相同结果的现存或未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。