半导体结构及其制备方法与流程

摘要: 本申请涉及半导体制造,特别是涉及一种半导体结构及其制备方法。背景技术:1、在半导体制造技术领域中,掺杂材料因高载流子迁移率被广泛用于器件的源漏外延层,通常的半导...
半导体结构及其制备方法与流程

本申请涉及半导体制造,特别是涉及一种半导体结构及其制备方法。

背景技术:

1、在半导体制造技术领域中,掺杂材料因高载流子迁移率被广泛用于器件的源漏外延层,通常的半导体结构为在衬底上生长掺杂材料层并覆盖帽层。

2、然而,引入掺杂元素以调控电学性能时,由于高温工艺下掺杂元素在材料中扩散系数可能高于纯硅,易穿透薄帽层,导致器件阈值电压漂移、漏电流增加及热载流子效应加剧,严重制约器件性能与可靠性。

3、因此,亟需一种既能高效阻断硼原子扩散、又不显著增加界面应力与工艺复杂度的新技术方案。

技术实现思路

1、基于此,提供一种半导体结构及其制备方法。

2、根据一些实施例,本申请的一方面提供了一种半导体结构,在一些实施例中,半导体结构包括衬底、外延层,阻挡层及帽层,衬底内具有填充凹槽;外延层位于填充凹槽内;外延层内具有掺杂离子;阻挡层位于外延层的顶面,阻挡层的晶格结构中相邻原子之间具有预设间隙,预设间隙小于掺杂离子的直径;帽层位于阻挡层的顶面。

3、在上述实施例的半导体结构中,通过在外延层及帽层之间设置阻挡层,并且阻挡层的晶格结构中相邻原子之间具有预设间隙,预设间隙小于掺杂离子的直径,能够在不显著增加界面应力和工艺复杂度的前提下,有效地阻断外延层内掺杂离子的扩散路径,避免掺杂离子自外延层向帽层渗透,有利于维持帽层的本征或轻掺杂状态,从而维持异质结的临界厚度和电学性能,以解决因帽层掺杂异常导致的阈值电压正向漂移和沟道载流子迁移率下降问题,提升半导体器件的可靠性,推动高性能半导体器件的实际应用。

4、在一些实施例中,阻挡层包括二维材料层。

5、在一些实施例中,阻挡层包括单层六方氮化硼层或双层六方氮化硼层。

6、在一些实施例中,阻挡层具有预设厚度,预设厚度的范围包括0.2nm至2nm;

7、在一些实施例中,阻挡层中包含共掺杂的锗原子和氧原子,以使阻挡层具有导电性。

8、在一些实施例中,外延层包括外延渐变层及外延基础层;外延渐变层位于填充凹槽内;外延基础层随形覆盖位于填充凹槽的表面,且位于外延渐变层与衬底之间;

9、外延渐变层包括沿衬底厚度方向自下而上层叠的第一外延层及第二外延层;所述第一外延层和所述第二外延层均包括锗硅层;

10、第二外延层中锗元素的含量沿衬底厚度方向自上而下逐渐降低,第一外延层中锗元素的含量不大于第二外延层中锗元素的最低含量。

11、在一些实施例中,外延层沿衬底厚度方向的厚度范围为50nm至100nm;

12、在一些实施例中,第二外延层沿衬底厚度方向的厚度小于5nm;

13、在一些实施例中,第一外延层中锗元素的含量范围为10%至25%;

14、在一些实施例中,第二外延层中锗元素的含量范围为30%至45%;及/或

15、在一些实施例中,第二外延层中锗元素的含量沿衬底厚度方向自上而下以2%/nm的梯度速率逐渐降低。

16、在一些实施例中,帽层沿衬底厚度方向的厚度范围为5nm至30nm;

17、在一些实施例中,帽层的材质包括本征掺杂的硅材料或轻掺杂的硅材料。

18、在一些实施例中,半导体结构还包括栅极叠层结构及栅极侧墙;

19、栅极叠层结构位于衬底顶面,且位于填充凹槽两侧;栅极叠层结构包括沿衬底厚度方向自下而上依次层叠的栅介质层、阻隔层、栅导电层、第一介质层及第二介质层;

20、栅极侧墙,位于栅极叠层结构两侧;栅极侧墙包括由内至外依次层叠的第一侧墙及第二侧墙。

21、根据一些实施例,本申请还提供了一种半导体结构的制备方法,方法包括:

22、提供衬底,于衬底内形成填充凹槽;

23、于填充凹槽内形成外延层,外延层内具有掺杂离子;

24、于外延层的顶面形成阻挡层,阻挡层的晶格结构中原子之间具有预设间隙,预设间隙小于掺杂离子的直径;

25、于阻挡层的顶面形成帽层。

26、在一些实施例中,形成阻挡层,包括:

27、采用化学气相沉积工艺或原子层沉积工艺形成具有预设厚度的单层六方氮化硼层或双层六方氮化硼作为阻挡层。

1.一种半导体结构,其特征在于,包括:

2.如权利要求1所述的半导体结构,其特征在于,所述阻挡层包括二维材料层。

3.如权利要求1所述的半导体结构,其特征在于,所述阻挡层包括单层六方氮化硼层或双层六方氮化硼层。

4.如权利要求1所述的半导体结构,其特征在于,包括如下特征中至少一个:

5.如权利要求1-4任一项所述的半导体结构,其特征在于,所述外延层包括外延渐变层及外延基础层;所述外延渐变层位于所述填充凹槽内;所述外延基础层随形覆盖于所述填充凹槽的表面,且位于所述外延渐变层与所述衬底之间;

6.如权利要求5所述的半导体结构,其特征在于,所述外延层沿所述衬底厚度方向的厚度范围为50nm至100nm;

7.如权利要求1所述的半导体结构,其特征在于,所述帽层沿所述衬底厚度方向的厚度范围为5nm至30nm;及/或

8.如权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括:

9.一种半导体结构的制备方法,其特征在于,包括:

10.如权利要求9所述的半导体结构的制备方法,其特征在于,所述形成阻挡层,包括: