晶体管及其制备方法与流程

本技术涉及晶体管制备，特别涉及一种晶体管及其制备方法。

背景技术：

1、随着半导体技术的发展，半导体器件的线宽关键尺寸已从微米级别缩小至纳米级别，尺寸的微缩会引起短沟道效应和漏电流大等影响。

2、在全环绕栅极晶体管(gate all around field effect transistor，gaafet)的集成工艺流程中，为了实现多阈值电压(multi-threshold voltage，multi vt)工艺，需要对不同区域的功函数金属层(work function metal，wfm)进行多次选择性湿法刻蚀。

3、参阅图1所示，由于湿法刻蚀具有各向同性的特征，会造成晶体管出现正负沟道边界偏移现象(positive/negative channel metal oxide semiconductor boundaryshift，npb shift)和掩膜之下侧向刻蚀现象(mask undercut)，其中正负沟道边界偏移现象也称作np边界偏移现象，情况严重时会损害相邻晶体管的功函数金属层。

4、目前，参阅图2所示，可在n型金属氧化物半导体(negative channel metal oxidesemiconductor，nmos)和p型金属氧化物半导体(positive channel metal oxidesemiconductor，pmos)之间设置介质墙以防止晶体管制备过程中出现np边界偏移现象和掩膜之下侧向刻蚀现象。但是，介质墙和沟道相接触，使得栅极无法四面包围沟道，只能包围沟道的三个侧面，损失了gaafet的特性。沟道靠近介质墙的内侧面不再被栅极环绕，影响了gaafet的栅极控制能力。

技术实现思路

1、本技术提供一种晶体管及其制备方法，通过建立一个介质层来隔离n型金属氧化物半导体和p型金属氧化物半导体，从而保留了晶体管中的全环栅结构。

2、第一方面，本技术提供一种晶体管制备方法，包括如下步骤：

3、制备基底，在所述基底上形成复合体，所述复合体包括交替层叠布置的第一超晶格层和第二超晶格层；

4、在所述复合体上形成沟槽，所述沟槽将所述复合体分成两部分，两部分所述复合体位于所述沟槽的两侧；

5、在所述沟槽的底部沉积隔离体；

6、在所述沟槽内沉积牺牲层并形成通道，使所述牺牲层包括分别分布于所述通道的两侧的两部分，所述牺牲层的每一部分均与所述复合体连接；

7、在所述通道内沉积介质层；

8、除去所述第一超晶格层和所述牺牲层；

9、在所述介质层的相对两侧均沉积栅极介电层和金属栅，并使所述介质层的每一侧的所述栅极介电层包围在所述第二超晶格层的四周，使所述介质层的每一侧的金属栅包围在所述栅极介电层的四周，其中，在所述介质层的每一侧，所述金属栅均位于所述第二超晶格层与所述介质层之间。

10、本技术通过建立一个介质层来隔离n型金属氧化物半导体和p型金属氧化物半导体的纳米片，从而形成更高密度的全环绕栅极晶体管结构。本技术在制备晶体管的过程中，在形成鳍状有源区图形之后，沉积一层介质层，以形成n型金属氧化物半导体和p型金属氧化物半导体之间的介质隔离墙，随后再进行多阈值电压工艺；由于介质层的存在，可以有效阻挡多阈值电压模块中湿法工艺的横向刻蚀，避免出现np边界偏移现象和掩膜之下侧向刻蚀现象等问题。并且，在避免出现np边界偏移现象和掩膜之下侧向刻蚀现象等问题的同时，n型金属氧化物半导体和p型金属氧化物半导体之间的间隔距离可相应减小，正负沟道间距可小于20nm。

11、并且，本技术在形成介质层之前，先沉积牺牲层，并在牺牲层之间形成通道，在通道内沉积介质层，再采用回刻的方式去掉牺牲层，并保留n型金属氧化物半导体和p型金属氧化物半导体之间的介质层。在形成栅极介电层和金属栅之前，刻蚀掉的牺牲层使得介质层和第二超晶格层之间具有间隙，使得形成的栅极介电层和金属栅包围在第二超晶格层的四周，晶体管的栅极对沟道实现了四面全包围。本技术制备的gaafet，相比于鳍式场效应晶体管(fin field-effect transistor，finfet)以及叉形纳米片(forksheet，fs)，gaafet的单位面积具有更高的有效栅极宽度以及更优的栅极控制能力，单位面积内该架构能够实现更高的性能和更小的功耗；并且，相较于finfet沟道宽度“数字化”限制，gaafet可根据设计要求连续调节纳米片的宽度，实现性能和面积的协同优化。

12、一种可能的实现方式中，在所述基底上形成所述复合体时，所述复合体背向所述基底的一侧为所述第一超晶格层。确保晶体管的制备过程中不会损坏第二超晶格层，制备出的晶体管具有完好的沟道。

13、一种可能的实现方式中，所述复合体靠近所述基底的一侧为所述第一超晶格层。本实施方式所述的基底、第一超晶格层和第二超晶格层相层叠的结构，在刻蚀掉第一超晶格层后，多个第二超晶格层中的任意一个均不会和基底相贴合，以使得每个第二超晶格层的四周均可包围金属栅，使得晶体管的单位面积具有更高的有效栅极宽度以及更优的栅极控制能力，单位面积内该架构能够实现更高的性能和更小的功耗。

14、一种可能的实现方式中，在所述除去所述第一超晶格层和所述牺牲层之前，所述晶体管制备方法还包括：将位于所述沟槽底部和所述基底之间的部分所述牺牲层去除，以使得所述通道内沉积的所述介质层与所述隔离体接触。介质层彻底的将左右两侧的复合体相隔绝。在介质层和隔离体相接触，介质层左右两侧的空间完全隔离后，能够有效防止掩膜之下侧向刻蚀现象的出现，并且保证晶体管具有较好的绝缘性。

15、一种可能的实现方式中，所述介质层包括含n、c与o中至少一种元素的硅化合物sikoxcynz，其中k大于0，x、y和z中至少一个大于0；或者，所述介质层包括铝氧化物almon，其中m和n大于0。

16、一种可能的实现方式中，所述基底的制备材料包括硅、锗、碳化硅、硅锗和金刚石中的其中一种。

17、一种可能的实现方式中，所述第二超晶格层、所述第一超晶格层和/或所述牺牲层的制备材料包括硅、锗、碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、硅锗碳、硅锗、镓砷磷、铝铟砷、铝镓砷、铟镓砷、镓铟磷和镓铟砷磷中的至少一种。

18、一种可能的实现方式中，所述牺牲层的制备材料和所述第一超晶格层的材料相同，可以同步刻蚀牺牲层和第一超晶格层。

19、一种可能的实现方式中，所述牺牲层的制备材料和所述第一超晶格层的材料不相同；在除去所述第一超晶格层和所述牺牲层时，同步或分次除去所述第一超晶格层和所述牺牲层，实现牺牲层和第一超晶格层刻蚀的多样性选择。

20、一种可能的实现方式中，所述栅极介电层包括界面层和高介电常数层，所述界面层位于所述高介电常数层和所述第二超晶格层之间。

21、第二方面，本技术提供一种晶体管，包括基底、多层第二超晶格层、栅极介电层和金属栅，多层所述第二超晶格层间隔层叠设置在所述基底上，所述栅极介电层包围在所述第二超晶格层的四周，所述金属栅包围在所述栅极介电层的四周。

22、一种可能的实现方式中，所述基底上设有两组所述多层第二超晶格层，两组所述多层第二超晶格层之间设有介质层。