一种三维存储阵列、制备方法、存储器及电子设备与流程
本技术涉及存储，尤其涉及到一种三维存储阵列、制备方法、存储器及电子设备。
背景技术：
1、随着半导体技术的快速发展，大容量存储的需求不断加大，存储器采用存储单元堆叠的方式，提升单位面积的存储密度，有望突破尺寸微缩的限制，进一步提升容量的竞争力。由于堆叠式存储单元的制备通常依赖高深宽比通孔工艺，然而现有方法难以避免通孔在不同深度处的宽度差异问题，导致后序形成的各层存储单元的尺寸存在显著差异，最终造成存储单元层间尺寸的不一致性。
技术实现思路
1、本技术实施例提供了一种三维存储阵列、制备方法、存储器及电子设备，用以修正通孔尺寸差异，改善各层存储单元的尺寸差异，提升不同层存储单元性能的一致性。
2、第一方面，本技术提供了一种三维存储阵列的制备方法，该方法包括：提供一衬底，在衬底上形成交替堆叠的多个第一介质层和多个第二介质层，形成贯穿多个第一介质层和多个第二介质层的第一凹槽，刻蚀由第一凹槽暴露出的多个第一介质层，形成第二凹槽。其中，多个第一介质层包括第一个第一介质层和第二个第一介质层，第一个第一介质层位于衬底与第二个第一介质层之间，且第一个第一介质层的刻蚀速率大于第二个第一介质层的刻蚀速率。由此，使得靠近衬底的第一介质层的刻蚀速率大于远离衬底的第一介质层的刻蚀速率，从而可以在刻蚀由第一凹槽暴露出的多个第一介质层的过程中，基于该多个第一介质层的不同刻蚀速率来修正第二凹槽的层间尺寸偏差，尽可能使不同层第二凹槽的尺寸近似或相同，从而改善后序形成的各层存储单元的尺寸差异，提升不同层存储单元性能的一致性。
3、在一种可能的实施方式中，该多个第一介质层掺杂有第一掺杂元素，且第一个第一介质层的掺杂浓度小于第二个第一介质层的掺杂浓度。由此，可以通过对第一介质层进行掺杂，调控第一介质层的刻蚀速率，以使靠近衬底的第一介质层的刻蚀速率大于远离衬底的第一介质层的刻蚀速率，从而可以基于该多个第一介质层的不同刻蚀速率来修正第二凹槽的层间尺寸偏差。
4、在一种可能的实施方式中，第一介质层的介质材料为氮化物，第二介质层的介质材料为氧化物。由此，可以实现氧化物-氮化物-氧化物-氮化物(即onon)结构。由于onon结构的工艺较为成熟，可以使三维存储阵列实现起来相对比较简单，从而降低设计难度，降低生产成本。
5、示例性地，氮化物的介质材料可以为sin，氧化物的介质材料可以为sio2。由此，可以使得实现起来相对比较简单，从而降低设计难度，降低生产成本。
6、在一种可能的实施方式中，第一介质层的介质材料和第二介质层的介质材料为氧化物。由此，可以降低层间应力，降低对光刻对准精度的要求或降低衬底破碎的风险。
7、在一种可能的实施方式中，第一介质层的介质材料和第二介质层的介质材料相同，多个第二介质层掺杂有第二掺杂元素，第一掺杂元素与第二掺杂元素不同。由此，采用相同的介质材料形成第一介质层和第二介质层，可以降低设计难度，降低生产成本。并且，通过使第一介质层掺杂的第一掺杂元素和第二介质层掺杂的第二掺杂元素不同，可以使第一介质层和第二介质层具有刻蚀选择比。
8、在一种可能的实施方式中，第一介质层的介质材料和第二介质层的介质材料相同，多个第二介质层掺杂有第二掺杂元素，第一掺杂元素和第二掺杂元素也相同，并且，第一介质层的掺杂浓度和第二介质层的掺杂浓度不同，以使得第二介质层与第一介质层具有刻蚀选择比。
9、在一种可能的实施方式中，第二掺杂元素包括磷元素、硼元素和碳元素中的一种或组合。
10、在一种可能的实施方式中，第一掺杂元素包括磷元素、硼元素和碳元素中的一种或组合。
11、在一种可能的实施方式中，刻蚀由第一凹槽暴露出的多个第一介质层，包括：在衬底背向多个第一介质层一侧提供第一温度，在多个第一介质层背向衬底一侧提供第二温度，第二温度大于第一温度。并且，刻蚀由第一凹槽暴露出的多个第一介质层。由此，通过调控衬底的温度，可以使靠近衬底的第一介质层至远离衬底的第一介质层的温度呈增加的趋势，以使靠近衬底的第一介质层的刻蚀速率大于远离衬底的第一介质层的刻蚀速率，从而可以基于该多个第一介质层的不同刻蚀速率来修正第二凹槽的层间尺寸偏差。
12、在一种可能的实施方式中，第一温度小于0℃，第二温度大于0℃。由此，可以合理利用温度，从而实现靠近衬底的第一介质层的刻蚀速率至远离衬底的第一介质层的刻蚀速率呈降低趋势的效果。
13、第二方面，本技术提供了一种三维存储阵列，该三维存储阵列包括：衬底，交替堆叠设置于衬底上的多个第一介质层和多个第二介质层，以及凹槽结构。该凹槽结构包括第一凹槽和多个相互间隔的第二凹槽，第一凹槽贯穿多个第一介质层和多个第二介质层，第二凹槽由第一凹槽向第一介质层凹陷，多个第二凹槽与第一凹槽连通，并且，多个第二凹槽在衬底的正投影重合，从而改善后序形成的各层存储单元的尺寸差异，提升不同层存储单元性能的一致性。
14、在一种可能的实施方式中，该多个第一介质层掺杂有第一掺杂元素，述多个第一介质层包括第一个第一介质层和第二个第一介质层，第一个第一介质层位于衬底与第二个第一介质层之间，且第一个第一介质层的掺杂浓度小于第二个第一介质层的掺杂浓度。由此，可以通过对第一介质层进行掺杂，调控第一介质层的刻蚀速率，以使靠近衬底的第一介质层的刻蚀速率大于远离衬底的第一介质层的刻蚀速率，从而可以基于该多个第一介质层的不同刻蚀速率来修正第二凹槽的层间尺寸偏差。
15、在一种可能的实施方式中，第一介质层的介质材料为氮化物，第二介质层的介质材料为氧化物。由此，可以实现氧化物-氮化物-氧化物-氮化物(即onon)结构。由于onon结构的工艺较为成熟，可以使三维存储阵列实现起来相对比较简单，从而降低设计难度，降低生产成本。
16、在一种可能的实施方式中，第一介质层的介质材料和第二介质层的介质材料为氧化物。由此，可以降低层间应力，降低对光刻对准精度的要求或降低衬底破碎的风险。
17、在一种可能的实施方式中，第一介质层的介质材料和第二介质层的介质材料相同，多个第二介质层掺杂有第二掺杂元素，第一掺杂元素与第二掺杂元素不同。由此，采用相同的介质材料形成第一介质层和第二介质层，可以降低设计难度，降低生产成本。并且，通过使第一介质层掺杂的第一掺杂元素和第二介质层掺杂的第二掺杂元素不同，可以使第一介质层和第二介质层具有刻蚀选择比。
18、在一种可能的实施方式中，第二掺杂元素包括磷元素、硼元素和碳元素中的一种或组合。
19、在一种可能的实施方式中，第一掺杂元素包括磷元素、硼元素和碳元素中的一种或组合。
20、第三方面，本技术提供了一种存储器，该存储器包括：控制器和至少一个三维存储阵列，控制器与至少一个三维存储阵列电连接。其中，三维存储阵列为由第一方面或第一方面中各实施方式中的方法制备得到的三维存储阵列，或者，三维存储阵列为第二方面或第二方面中各实施方式中的三维存储阵列。
21、第四方面，本技术提供了一种电子设备，该电子设备包括：电路板和存储器，存储器设置于电路板。其中，存储器为第二方面或第二方面中各实施方式中的存储器。
22、另外，第二方面至第四方面中相应方案的技术效果可以参照第一方面和第一方面中对应方案可以得到的技术效果，重复之处不予详述。