一种功率器件、制作方法和芯片与流程

本发明属于半导体，具体涉及一种功率器件、制作方法和芯片。

背景技术：

1、随着半导体技术的迅速发展，功率半导体器件对降低电磁干扰的需求越来越高，现有技术中一般通过分离栅结构，减少沟槽附近空穴积累区域的空穴数来削弱空穴在栅极附近的大量积累，进而限制栅极附近位移电流的快速上升，从而降低电磁干扰，但这种方案制造难度大，制造成本高。

技术实现思路

1、鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种功率器件、制作方法和芯片。

2、第一方面，本发明实施例提出了一种功率器件，包括：第一截面区；

3、所述第一截面区包括：

4、漂移区；

5、载流子存储层，位于所述漂移区的上表面；

6、p型埋层，位于所述载流子存储层内；

7、p型体区，位于所述载流子存储层内，且与所述p型埋层不接触；

8、n+区，位于所述载流子存储层内，且部分所述n+区与所述p型体区的部分表面相接触；

9、至少一个第一沟槽和第二沟槽，所述第一沟槽延伸至所述p型埋层，所述第二沟槽穿过所述n+区且延伸至所述载流子存储层且部分位于p型体区内；所述第二沟槽中填充有栅极多晶硅，所述第一沟槽填充有发射极多晶硅；

10、栅氧化层，位于所述第一沟槽的侧壁以及底部、所述第二沟槽的侧壁以及底部；

11、p+区，位于所述p型体区内，且所述p+区上表面与p型体区的上表面齐平；

12、多个p型基区，位于所述载流子存储层上方且分布于所述第一沟槽两侧并延伸至所述第二沟槽；

13、层间介质，位于所述p型基区的部分表面、所述第一沟槽的表面、所述第二沟槽的表面和所述n+区的部分表面；

14、发射极金属，位于所述层间介质的表面、所述第一沟槽之间的所述p型基区的部分表面、所述n+区的部分表面和所述p+区的表面。

15、可选地，所述功率器件还包括：

16、截止层，位于所述漂移区的下方；

17、集电区，位于所述截止层的下方；

18、集电极金属，位于所述p型集电区的下方。

19、可选地，所述p型埋层还延伸至所述漂移区中。

20、可选地，所述第一沟槽包括多个，多个相邻的所述第一沟槽的中心之间的距离小于或等于1.6um。

21、可选地，还包括沿第一方向与所述第一截面区交替排列的第二截面区；

22、所述第二截面区包括所述漂移区、所述载流子存储储层、所述p型体区、所述n+区、所述至少一个第一沟槽、所述第二沟槽、所述栅氧化层、所述p+区、所述多个p型基区、所述层间介质和所述发射极金属。

23、可选地，所述n+区被所述第二沟槽分隔为第一n+区和第二n+区。

24、可选地，所述p型基区的掺杂浓度小于所述第一n+区和所述第二n+区的掺杂浓度。

25、可选地，所述p型埋层的掺杂浓度大于所述p型基区的掺杂浓度。

26、第二方面，本发明还公开了一种功率器件的制作方法，所述方法包括：

27、提供漂移区衬底；

28、在所述漂移区衬底上形成载流子存储层；

29、在所述载流子存储层内形成p型埋层；

30、在所述载流子存储层内形成p型体区和n+区，且所述p型体区与所述p型埋层不接触，部分所述n+区与所述p型体区的部分表面相接触；

31、在所述p型埋层的部分区域、所述载流子存储层的部分区域、所述n+区的部分区域进行刻蚀，并在刻蚀的区域淀积硅；

32、在淀积硅的部分区域中形成第一沟槽，以及在所述淀积硅的部分区域中和所述n+区的部分区域中形成第二沟槽，所述第一沟槽延伸至所述p型埋层，所述第二沟槽穿过所述n+区且延伸至所述载流子存储层且部分位于p型体区内；

33、在所述第一沟槽和所述第二沟槽中填充多晶硅；

34、在所述第一沟槽和所述第二沟槽的侧壁和底部形成栅氧化层；

35、在所述第一沟槽的两侧形成多个p型基区，所述p型基区位于所述载流子存储层上方且延伸至所述第二沟槽；

36、在所述p型体区内形成p+区；且所述p+区上表面与p型体区的上表面齐平；

37、在所述p型基区的部分表面、所述第一沟槽的表面、所述第二沟槽的表面和所述n+区的部分表面形成层间介质；

38、在所述层间介质的表面、所述第一沟槽之间的所述p型基区的部分表面、所述n+区的部分表面和所述p+区的表面形成发射极金属。

39、第三方面，本发明还公开了一种芯片，所述芯片包括上述的功率器件。

40、本发明包括如下优点：

41、本发明公开了一种功率器件、制作方法和芯片，本发明可以包括漂移区、载流子存储层、p型埋层、p型体区、n+区、至少一个第一沟槽和第二沟槽、栅氧化层、p+区、多个p型基区、层间介质和发射极金属；第一沟槽延伸至p型埋层，第二沟槽穿过n+区且延伸至载流子存储层且部分位于p型体区内；n+区被第二沟槽分隔为第一n+区和第二n+区；可以在p型基区和p型埋层形成空穴路径，使得空穴优先从该路径被抽走，减少空穴从栅极多晶硅附近空穴路径被抽走的数量，进而限制栅极多晶硅附近位移电流的快速上升，削弱电磁干扰影响，p型体区和n+区可以形成空穴势垒，抑制存储在p型基区的空穴从该路径抽走，进而削弱电磁干扰影响。

42、本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

1.一种功率器件，其特征在于，包括：第一截面区；

2.根据权利要求1所述的功率器件，其特征在于，所述功率器件还包括：

3.根据权利要求1所述的功率器件，其特征在于，所述p型埋层还延伸至所述漂移区中。

4.根据权利要求1所述的功率器件，其特征在于，所述第一沟槽包括多个，多个相邻的所述第一沟槽的中心之间的距离小于或等于1.6um。

5.根据权利要求1所述的功率器件，其特征在于，还包括沿第一方向与所述第一截面区交替排列的第二截面区；

6.根据权利要求1所述的功率器件，其特征在于，所述n+区被所述第二沟槽分隔为第一n+区和第二n+区。

7.根据权利要求6所述的功率器件，其特征在于，所述p型基区的掺杂浓度小于所述第一n+区和所述第二n+区的掺杂浓度。

8.根据权利要求1所述的功率器件，其特征在于，所述p型埋层的掺杂浓度大于所述p型基区的掺杂浓度。

9.一种功率器件的制作方法，其特征在于，所述方法包括：

10.根据权利要求9所述的功率器件的制作方法，其特征在于，还包括：

11.根据权利要求9所述的功率器件的制作方法，其特征在于，所述p型埋层的掺杂浓度大于所述p型基区的掺杂浓度。

12.一种芯片，其特征在于，所述芯片包括权利要求1-9任一项所述的功率器件。