超结IGBT器件及其制备方法与流程

本发明属于半导体集成电路制造领域，涉及一种超结igbt器件及其制备方法。

背景技术：

1、沟槽栅igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)器件结合了mos器件输入阻抗高、开关速度快、易驱动等优点和双极结型晶体管(bipolarjunction transistor，bjt)正向导通压降低的优点，在中大功率电力电子系统中被广泛应用。沟槽栅igbt器件的漂移区内部电场方程近似等效为一维泊松方程，其漂移区上方的载流子存储层的掺杂浓度受到击穿电压的限制，难以进一步增加，继而难以通过增大载流子存储层的掺杂浓度来改善器件的导通损耗，如图1所示，为沟槽栅igbt器件的剖面结构示意图，包括集电极01、集电区011、场截止层012、漂移区013、载流子存储层014、基区015、n型发射区016、p型接触区017、栅极沟槽02、栅氧层021、多晶硅栅极022、层间介质层03、发射极04。目前，通常通过增加沟槽栅的密度及缩小沟槽的尺寸来优化器件的导通损耗和开关速度之间的折中关系，但是受到工艺及微沟槽效应的限制，沟槽栅的尺寸也难以进一步缩小。为了进一步改善器件的导通损耗和关断损耗之间的折中关系，于器件的漂移区中引入超结结构的超结igbt器件出现，如图2所示，其与图1中器件的区别为将漂移区013和载流子存储层014替换为交替排列的n型柱018和p型柱019，该结构虽然改善了器件关断损耗与导通损耗之间的折中关系，但是关断损耗与导通损耗之间的折中关系改善有限，且也存在着严重的关断震荡过大的问题。

2、因此，急需寻找一种能够改善器件导通损耗与关断损耗折中关系的同时改善器件的关断震荡的超结igbt器件。

技术实现思路

1、鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结igbt器件及其制备方法，用于解决现有技术中超结igbt器件的导通损耗与关断损耗的折中关系难以进一步改善及关断震荡严重的问题。

2、为实现上述目的及其他相关目的，本发明提供了一种超结igbt器件，包括：

3、半导体结构，包括依次层叠的第一导电类型衬底、柱层、第一导电类型载流子存储层及第二导电类型基区，所述柱层包括沿x方向依次交替邻接排列的第一导电类型第一柱及第二导电类型第二柱，所述x方向垂直于所述衬底与所述柱层的堆叠方向；

4、第一导电类型发射区，位于所述第一柱正上方的所述基区的上表层且与所述第二柱间隔预设距离；

5、沟槽栅结构，贯穿所述基区且底面延伸至所述载流子存储层中，所述发射区靠近所述沟槽栅结构的侧壁与所述沟槽栅结构邻接；

6、伪栅结构，贯穿所述第二柱正上方的所述基区及所述载流子存储层且底部延伸至所述第二柱上表层，至少一和所述第一柱近邻的所述伪栅结构与所述沟槽栅结构邻接；

7、第二导电类型集电区，位于所述衬底的下表层；

8、发射极，与所述发射区及所述伪栅结构电连接；

9、集电极，与所述集电区电连接；

10、栅极，与所述沟槽栅结构电连接。

11、可选地，所述衬底的掺杂浓度大于所述第一柱的掺杂浓度。

12、可选地，所述载流子存储层的掺杂浓度大于所述第一柱的掺杂浓度。

13、可选地，所述沟槽栅结构包括第一沟槽、栅介质层及第一导电层，所述第一沟槽贯穿所述基区且底面延伸至所述载流子存储层中，所述栅介质层覆盖所述第一沟槽的内壁和底面，所述第一导电层填充所述第一沟槽并与所述栅极电连接，所述伪栅结构包括第二沟槽、介电层及第二导电层，所述第二沟槽贯穿所述基区及所述载流子存储层且底面延伸至所述第二柱上表层，所述介电层覆盖所述第二沟槽的内壁及底面，所述第二导电层填充所述第二沟槽并与所述发射极电连接。

14、可选地，器件中还设有位于所述第一柱正上方的所述基区上表层的第二导电类型第一接触区，所述第一接触区与所述发射区远离与所述沟槽栅结构的侧壁邻接且与所述发射极电连接。

15、可选地，器件中还设有位于所述第二柱正上方的所述基区上表层的第二导电类型第二接触区，所述第二接触区与所述发射极电连接。

16、可选地，所述第二接触区与所述伪栅结构间隔预设距离。

17、可选地，同一所述第一柱的正上方设有不少于两个间隔设置的所述沟槽栅结构，同一所述第二柱的正上方设有不少于两个间隔设置的所述伪栅结构，相互近邻的所述沟槽栅结构和所述伪栅结构邻接。

18、可选地，器件中还设有层间介质层、第一接触孔及第二接触孔，所述层间介质层覆盖所述半导体结构、所述沟槽栅结构、所述伪栅结构及所述发射区的显露上表面，所述第一接触孔贯穿所述发射区及所述伪栅结构正上方的所述层间介质层且底面显露出所述发射区与所述伪栅结构的上表面，所述发射极填充所述第一接触孔并通过所述第一接触孔分别与所述发射区及所述伪栅结构电连接，所述第二接触孔贯穿所述沟槽栅结构正上方的所述层间介质层且底面显露出所述沟槽栅结构的上表面，所述栅极填充所述第二接触孔并通过所述第二接触孔与所述沟槽栅结构电连接。

19、本发明还提供一种超结igbt器件的制备方法，包括以下步骤：

20、提供一半导体结构，所述半导体结构包括次层叠的第一导电类型衬底、柱层、第一导电类型载流子存储层及第二导电类型基区，所述柱层包括沿x方向依次交替邻接排列的第一导电类型第一柱及第二导电类型第二柱，所述x方向垂直于所述衬底与所述柱层堆叠方向；

21、形成嵌于所述半导体结构中的沟槽栅结构及伪栅结构，所述沟槽栅结构贯穿所述基区且底面延伸至所述载流子存储层中，所述伪栅结构贯穿所述第二柱正上方的所述基区及所述载流子存储层且底面延伸至所述第二柱上表层，至少一和所述第一柱近邻的所述伪栅结构与所述沟槽栅结构邻接；

22、形成位于所述第一柱正上方的所述基区上表层的第一导电类型发射区，所述发射区靠近所述沟槽栅结构的侧壁与所述沟槽栅结构邻接；

23、形成与所述发射区和所述伪栅结构电连接的发射极及与所述沟槽栅结构电连接的栅极；

24、形成位于所述衬底下表层的第二导电类型集电区及与所述集电区电连接的集电极。

25、如上所述，本发明的超结igbt器件及其制备方法通过于柱层上表面设置隔离基区与第二柱的载流子存储层，并于器件中设置贯穿基区和载流子存储层且底面延伸至第二柱上表层的伪栅结构，伪栅结构与发射极电连接，通过伪栅结构辅助耗尽载流子存储层，可以使载流子存储层的掺杂浓度进一步增大，增强器件导通过程中的电导调制效应，降低器件的导通压降，同时伪栅结构可以形成自偏置mos结构，在器件关断的过程中，随着载流子存储层的电位的增加，自偏置mos结构开启并形成空穴通路，提升载流子的抽取速度，提高了器件的关断速度，改善了器件的关断震荡问题；通过使伪栅结构与沟槽栅结构邻接，降低了器件的米勒电容cgc降低，并增大了栅极与发射极之间的寄生电容cge，继而进一步优化了器件的导通损耗与关断损耗的折中关系，提升了器件的动态性能，同时通过与发射极电连接的伪栅结构吸引空穴向伪栅结构的下方聚集，可以避免器件开启阶段的沟槽栅结构的电压过冲，提升了栅极的控制能力，具有高度产业利用价值。